JPH02137234A - 半導体集積回路およびその製造方法 - Google Patents
半導体集積回路およびその製造方法Info
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- JPH02137234A JPH02137234A JP63290665A JP29066588A JPH02137234A JP H02137234 A JPH02137234 A JP H02137234A JP 63290665 A JP63290665 A JP 63290665A JP 29066588 A JP29066588 A JP 29066588A JP H02137234 A JPH02137234 A JP H02137234A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的コ
（産業上の利用分野）
本発明は半導体集積回路およびその製造方法に係り、特
にＭＯＳトランジスタの不純物拡散層領域と導電体層と
の接続構造、およびこの接続をＭＯＳトランジスタのゲ
ートとセルファライン構造で形成する方法に関する。
にＭＯＳトランジスタの不純物拡散層領域と導電体層と
の接続構造、およびこの接続をＭＯＳトランジスタのゲ
ートとセルファライン構造で形成する方法に関する。
（従来の技術）
半導体集積回路におけるトランジスタの不純物拡散層領
域と導電体層との接続をトランジスタのゲートとセルフ
ァライン構造で形成する技術として、例えば第３５回応
用物理学関係連合講演会講演予稿集第２分冊、Ｐ６１１
、講演Ｎｏ、２８ｐ−Ｖ−１４に示されている方法を、
第４図（ａ）乃至（ｄ）を参照して説明する。
域と導電体層との接続をトランジスタのゲートとセルフ
ァライン構造で形成する技術として、例えば第３５回応
用物理学関係連合講演会講演予稿集第２分冊、Ｐ６１１
、講演Ｎｏ、２８ｐ−Ｖ−１４に示されている方法を、
第４図（ａ）乃至（ｄ）を参照して説明する。
即ち、半導体基板４１上にゲート酸化膜４２、第１の多
結晶シリコン膜４３、第１の絶縁Ｍ８４４を順次積層し
て二層構造のゲート部を形成した後に、半導体基板４１
の表面で上記ゲート部の下方のチャネル領域の両側にＭ
ＯＳトランジスタのソース・ドレインとなる不純物拡散
層領域４５１．４５２を形成し、その後、上記ゲート部
の側面に第２の絶縁膜４６を形成する。その後、半導体
基板４１上の全面に、下層側から上層側へ熱酸化膜４７
／窒化膜４８／第２の多結晶シリコン膜４９／Ｂ Ｐ
Ｓ Ｇ膜（ボロン・リンネ鈍物を含むシリケートガラス
膜）５０を順次積層して多層膜を形成し、その後、全面
にレジスト５１を設け、これを上記ゲート部上にかかる
大きさのコンタクトホールマスクによってパターニング
し、このレジスト５１をマスクとしてＢＰＳＧ膜５０の
一部を除去してコンタクトホールを形成する。この際、
ＢＰＳＧ膜５０と第２の多結晶シリコン膜４９とのエツ
チングレートの差から、第２の多結晶シリコン膜４９は
除去されないで露出する。
結晶シリコン膜４３、第１の絶縁Ｍ８４４を順次積層し
て二層構造のゲート部を形成した後に、半導体基板４１
の表面で上記ゲート部の下方のチャネル領域の両側にＭ
ＯＳトランジスタのソース・ドレインとなる不純物拡散
層領域４５１．４５２を形成し、その後、上記ゲート部
の側面に第２の絶縁膜４６を形成する。その後、半導体
基板４１上の全面に、下層側から上層側へ熱酸化膜４７
／窒化膜４８／第２の多結晶シリコン膜４９／Ｂ Ｐ
Ｓ Ｇ膜（ボロン・リンネ鈍物を含むシリケートガラス
膜）５０を順次積層して多層膜を形成し、その後、全面
にレジスト５１を設け、これを上記ゲート部上にかかる
大きさのコンタクトホールマスクによってパターニング
し、このレジスト５１をマスクとしてＢＰＳＧ膜５０の
一部を除去してコンタクトホールを形成する。この際、
ＢＰＳＧ膜５０と第２の多結晶シリコン膜４９とのエツ
チングレートの差から、第２の多結晶シリコン膜４９は
除去されないで露出する。
次に、露出している第２の多結晶シリコン膜４９を除去
し、その後、水蒸気雰囲気中で残りのＢＰＳＧ膜５０を
リフローして平坦化すると共に、このＢＰＳＧ膜５０下
の第２の多結晶シリコン膜４９を酸化して多結晶シリコ
ン酸化膜４９′とする。最後に、露出している窒化膜４
８／熱酸化膜４７を除去し、このコンタクトホールを通
して前記不純物拡散層領域の一方４５１に接触するよう
にポリサイド配線５２を形成するものである。
し、その後、水蒸気雰囲気中で残りのＢＰＳＧ膜５０を
リフローして平坦化すると共に、このＢＰＳＧ膜５０下
の第２の多結晶シリコン膜４９を酸化して多結晶シリコ
ン酸化膜４９′とする。最後に、露出している窒化膜４
８／熱酸化膜４７を除去し、このコンタクトホールを通
して前記不純物拡散層領域の一方４５１に接触するよう
にポリサイド配線５２を形成するものである。
しかし、上記方法では、ポリサイド配線５１と不純物拡
散層領域４５１とのコンタクトをとった後にもＢＰＳＧ
膜５０下に窒化膜４８が残り、この窒化膜４８と酸化膜
４７．４９′とは膨脹率か違うので、後の熱工程でスト
レスが発生し、トランジスタ特性を劣化させてしまうと
いう問題がある。
散層領域４５１とのコンタクトをとった後にもＢＰＳＧ
膜５０下に窒化膜４８が残り、この窒化膜４８と酸化膜
４７．４９′とは膨脹率か違うので、後の熱工程でスト
レスが発生し、トランジスタ特性を劣化させてしまうと
いう問題がある。
（発明が解決しようとする課題）
本発明は、上記した従来の半導体集積回路の製造方法に
よってトランジスタの不純物拡散層領域と導電体層との
接続をトランジスタのゲートとセルファライン構造で形
成した場合、導電体層と不純物拡散層領域との接続をと
った後にも窒化膜が残り、この窒化膜と酸化膜との膨脹
率の違いにより、後の熱工程でストレスが発生し、トラ
ンジスタ特性を劣化させてしまうという問題があるのこ
鑑みてなされたもので、トランジスタ特性を劣化させる
ことなく、ゲートとセルファライン構造でＭＯＳトラン
ジスタの不純物拡散層領域と導電体との接続がとられる
半導体集積回路およびその製造方法を提供することを目
的とする。
よってトランジスタの不純物拡散層領域と導電体層との
接続をトランジスタのゲートとセルファライン構造で形
成した場合、導電体層と不純物拡散層領域との接続をと
った後にも窒化膜が残り、この窒化膜と酸化膜との膨脹
率の違いにより、後の熱工程でストレスが発生し、トラ
ンジスタ特性を劣化させてしまうという問題があるのこ
鑑みてなされたもので、トランジスタ特性を劣化させる
ことなく、ゲートとセルファライン構造でＭＯＳトラン
ジスタの不純物拡散層領域と導電体との接続がとられる
半導体集積回路およびその製造方法を提供することを目
的とする。
［発明の構成］
（課題を解決するための手段）
本発明の第１番目の半導体集積回路は、半導体基板上に
形成されたＭＯＳトランジスタと、このＭＯＳトランジ
スタ上に形成された耐酸化性を有する膜を含む複合膜か
らなる絶縁膜と、この絶縁膜中に形成された前記ゲート
上にかかる大きさを有するコンタクトホールを通して、
前記ＭＯＳトランジスタのソース・ドレインとなる不純
物拡散層領域に接触するように形成された導電体とを具
備する半導体集積回路において、前記コンタクトホール
部以外の前記不純物拡散層領域の一部上には上記耐酸化
性を有する膜が存在しないように構成されていることを
特徴とする。
形成されたＭＯＳトランジスタと、このＭＯＳトランジ
スタ上に形成された耐酸化性を有する膜を含む複合膜か
らなる絶縁膜と、この絶縁膜中に形成された前記ゲート
上にかかる大きさを有するコンタクトホールを通して、
前記ＭＯＳトランジスタのソース・ドレインとなる不純
物拡散層領域に接触するように形成された導電体とを具
備する半導体集積回路において、前記コンタクトホール
部以外の前記不純物拡散層領域の一部上には上記耐酸化
性を有する膜が存在しないように構成されていることを
特徴とする。
本発明の第２番目の半導体集積回路は、半導体基板上に
形成されたＣＭＯＳトランジスタと、このＣＭＯＳトラ
ンジスタ上に形成された耐酸化性を有する膜を含む複合
膜からなる絶縁膜と、この絶縁膜中に形成された前記各
ゲート上にかかる大きさを有するコンタクトホールを通
して、前記ＣＭＯＳトランジスタのソース・ドレインと
なる不純物拡散層領域に接触する導電体とを具備するＣ
ＭＯＳ型の半導体集積回路において、少なくともＮチャ
ネルトランジスタ領域上の前記絶縁膜が窒化シリコン膜
を含む複合膜からなることを特徴とする。
形成されたＣＭＯＳトランジスタと、このＣＭＯＳトラ
ンジスタ上に形成された耐酸化性を有する膜を含む複合
膜からなる絶縁膜と、この絶縁膜中に形成された前記各
ゲート上にかかる大きさを有するコンタクトホールを通
して、前記ＣＭＯＳトランジスタのソース・ドレインと
なる不純物拡散層領域に接触する導電体とを具備するＣ
ＭＯＳ型の半導体集積回路において、少なくともＮチャ
ネルトランジスタ領域上の前記絶縁膜が窒化シリコン膜
を含む複合膜からなることを特徴とする。
また、本発明の第１番目乃至第３番目の半導体集積回路
の製造方法は、第１番目の半導体集積回路を製造する際
、半導体基板上にＭＯＳトランジスタを形成し、このＭ
ＯＳトランジスタ上に耐酸化性を有する膜を含む複合膜
からなる絶縁膜を形成し、この絶縁膜中に前記ＭＯＳト
ランジスタのゲート上にかかる大きさのコンタクトホー
ルを形成し、前記絶縁膜上およびまえひンタクトホール
内に前記ＭＯＳトランジスタの不純物拡散層領域に接触
するように導電体を形成することを特徴とする。
の製造方法は、第１番目の半導体集積回路を製造する際
、半導体基板上にＭＯＳトランジスタを形成し、このＭ
ＯＳトランジスタ上に耐酸化性を有する膜を含む複合膜
からなる絶縁膜を形成し、この絶縁膜中に前記ＭＯＳト
ランジスタのゲート上にかかる大きさのコンタクトホー
ルを形成し、前記絶縁膜上およびまえひンタクトホール
内に前記ＭＯＳトランジスタの不純物拡散層領域に接触
するように導電体を形成することを特徴とする。
本発明の第４番目の半導体集積回路の製造方法は、第２
番目の半導体集積回路を製造する際、半導体基板上にＣ
ＭＯＳトランジスタを形成し、このＣＭＯＳトランジス
タ上に絶縁膜を形成すると共に少なくともＮチャネルト
ランジスタ領域上の絶縁膜は窒化シリコン膜を含む複合
膜とし、前記絶縁膜中に前記ＣＭＯＳトランジスタのゲ
ート上にかかる大きさのコンタクトホールを形成し、前
記絶縁膜上および前記コンタクトホール内に前記ＣＭＯ
Ｓトランジスタの不純物拡散層領域に接触するように導
電体を形成することを特徴とする。
番目の半導体集積回路を製造する際、半導体基板上にＣ
ＭＯＳトランジスタを形成し、このＣＭＯＳトランジス
タ上に絶縁膜を形成すると共に少なくともＮチャネルト
ランジスタ領域上の絶縁膜は窒化シリコン膜を含む複合
膜とし、前記絶縁膜中に前記ＣＭＯＳトランジスタのゲ
ート上にかかる大きさのコンタクトホールを形成し、前
記絶縁膜上および前記コンタクトホール内に前記ＣＭＯ
Ｓトランジスタの不純物拡散層領域に接触するように導
電体を形成することを特徴とする。
（作用）
第１番目の半導体集積回路によれば、コンタクトホール
部以外の不純物拡散層領域の一部上には耐酸化性を有す
る膜が存在しないように構成されているので、第２の導
電体と不純物拡散層領域との接続をとった後の熱工程で
ストレスが発生することかなく、トランジスタ特性の劣
化を引き起こすおそれはなくなる。しかも、トランジス
タの不純物拡散層領域と第２の導電体との接続は、トラ
ンジスタのゲートとセルファライン構造で形成されてい
る。
部以外の不純物拡散層領域の一部上には耐酸化性を有す
る膜が存在しないように構成されているので、第２の導
電体と不純物拡散層領域との接続をとった後の熱工程で
ストレスが発生することかなく、トランジスタ特性の劣
化を引き起こすおそれはなくなる。しかも、トランジス
タの不純物拡散層領域と第２の導電体との接続は、トラ
ンジスタのゲートとセルファライン構造で形成されてい
る。
また、第２番目の半導体集積回路によれば、少なくとも
Ｐチャネルトランジスタ領域に関しては、コンタクトホ
ール部以外の不純物拡散層領域の一部上には耐酸化性を
有する膜が存在しないように構成されているので、第２
の導電体と不純物拡散層領域との接続をとった後の熱工
程でストレスが発生することがなく、トランジスタ特性
の劣化を引き起こすおそれはなくなる。しかも、トラン
ジスタの不純物拡散層領域と第２の導電体との接続は、
トランジスタのゲートとセルファライン構造で形成され
ている。
Ｐチャネルトランジスタ領域に関しては、コンタクトホ
ール部以外の不純物拡散層領域の一部上には耐酸化性を
有する膜が存在しないように構成されているので、第２
の導電体と不純物拡散層領域との接続をとった後の熱工
程でストレスが発生することがなく、トランジスタ特性
の劣化を引き起こすおそれはなくなる。しかも、トラン
ジスタの不純物拡散層領域と第２の導電体との接続は、
トランジスタのゲートとセルファライン構造で形成され
ている。
また、第１番目乃至第４番目の半導体集積回路の製造方
法によれば、上記したような特長を有する第１番目また
は第２番目の半導体集積回路を容易に形成することが可
能である。
法によれば、上記したような特長を有する第１番目また
は第２番目の半導体集積回路を容易に形成することが可
能である。
（実施例）
以下、図面を参照して本発明の実施例を詳細に説明する
。
。
第１図（ａ）乃至（ｄ）は半導体集積回路の製造方法の
第１の実施例を示している。即ち、先ず、第１図（ａ）
に示すように、第１導電型の半導体基板１上に、厚さ１
５０〜２００人程度のゲート酸化膜３を形成した後、厚
さ２０００〜４０００人程度の第１の多結晶シリコン膜
４を堆積し、この多結晶シリコン膜４上に厚さ２０００
〜４０００人程度の第１の絶縁膜５、例えばＣＶＤ （
化学的気相成長）法による５ｉ０２膜（ＣＶＤ酸化膜）
５を堆積し、この第１の絶縁膜５および第１の多結晶シ
リコン膜４の二層をパタニングしてＭＯＳ（絶縁ゲート
型）トランジスタのゲート部を形成する。
第１の実施例を示している。即ち、先ず、第１図（ａ）
に示すように、第１導電型の半導体基板１上に、厚さ１
５０〜２００人程度のゲート酸化膜３を形成した後、厚
さ２０００〜４０００人程度の第１の多結晶シリコン膜
４を堆積し、この多結晶シリコン膜４上に厚さ２０００
〜４０００人程度の第１の絶縁膜５、例えばＣＶＤ （
化学的気相成長）法による５ｉ０２膜（ＣＶＤ酸化膜）
５を堆積し、この第１の絶縁膜５および第１の多結晶シ
リコン膜４の二層をパタニングしてＭＯＳ（絶縁ゲート
型）トランジスタのゲート部を形成する。
次に、半導体基板１の表面で上記ゲート部の下方のチャ
ネル領域の両側に、上記ＭＯＳトランジスタのソース・
ドレインとなる第２導電型の不純物拡散層領域２１およ
び２２を形成する。次に、上記ゲート部の側面に、例え
ばＳｉＮ膜（窒化シリコン膜）からなる第２の絶縁膜６
を形成する。
ネル領域の両側に、上記ＭＯＳトランジスタのソース・
ドレインとなる第２導電型の不純物拡散層領域２１およ
び２２を形成する。次に、上記ゲート部の側面に、例え
ばＳｉＮ膜（窒化シリコン膜）からなる第２の絶縁膜６
を形成する。
次に、第１図（ｂ）に示すように、半導体基板１上に第
１の酸化膜７／第２の多結晶シリコン膜８／不純物を含
むシリケートガラス膜（例えばＢＰＳＧ膜９）を順次積
層する。即ち、先ず、半導体基板１上に、例えば厚さ２
００人程度の第１の酸化膜（例えば熱酸化膜）７を形成
し、この上に厚さ３００〜５００人程度の第２の多結晶
シリコン膜８を堆積し、この多結晶シリコン膜８上に厚
さ４０００〜６０００人程度のＢＰＳＧ膜９を形成する
。
１の酸化膜７／第２の多結晶シリコン膜８／不純物を含
むシリケートガラス膜（例えばＢＰＳＧ膜９）を順次積
層する。即ち、先ず、半導体基板１上に、例えば厚さ２
００人程度の第１の酸化膜（例えば熱酸化膜）７を形成
し、この上に厚さ３００〜５００人程度の第２の多結晶
シリコン膜８を堆積し、この多結晶シリコン膜８上に厚
さ４０００〜６０００人程度のＢＰＳＧ膜９を形成する
。
次に、半導体基板１上にレジスト１０を設け、第１図（
Ｃ）に示すように、前記ゲート部上にかかる大きさのコ
ンタクトホールパターンを有するマスクによりレジスト
１０をパターニングし、このレジスト１０をマスクとし
てＢＰＳＧ膜９の一部をエツチング除去してコンタクト
ホールを形成する。
Ｃ）に示すように、前記ゲート部上にかかる大きさのコ
ンタクトホールパターンを有するマスクによりレジスト
１０をパターニングし、このレジスト１０をマスクとし
てＢＰＳＧ膜９の一部をエツチング除去してコンタクト
ホールを形成する。
次に、レジスト１０を剥離した後、水蒸気雰囲気中で例
えば９００℃の温度で２０〜６０分酸化することにより
、第１図（ｄ）に示すように、ＢＰＳＧ膜９の残りをリ
フローして平坦化すると共に、第２の多結晶シリコン膜
８を全て酸化して多結晶シリコン酸化膜１１とする。次
に、ＲＩＥ（反応性イオンエツチング）法により、ＢＰ
ＳＧ膜９の下部以外の露出している前記コンタクトホー
ル内の多結晶シリコン酸化膜１１とその下の熱酸化膜７
とを除去し、半導体基板１上の全面（コンタクトホール
内を含む）に例えば厚さ４０００人程度０ポリサイドか
らなる導電体層１２を形成して前記不純物拡散層領域の
うちの一方２１に接触をとった後、この導電体層１２の
バターニングを行って配線を形成する。この後は、通常
の半導体集積回路の製造プロセスにしたがって所望の半
導体集積回路を実現する。
えば９００℃の温度で２０〜６０分酸化することにより
、第１図（ｄ）に示すように、ＢＰＳＧ膜９の残りをリ
フローして平坦化すると共に、第２の多結晶シリコン膜
８を全て酸化して多結晶シリコン酸化膜１１とする。次
に、ＲＩＥ（反応性イオンエツチング）法により、ＢＰ
ＳＧ膜９の下部以外の露出している前記コンタクトホー
ル内の多結晶シリコン酸化膜１１とその下の熱酸化膜７
とを除去し、半導体基板１上の全面（コンタクトホール
内を含む）に例えば厚さ４０００人程度０ポリサイドか
らなる導電体層１２を形成して前記不純物拡散層領域の
うちの一方２１に接触をとった後、この導電体層１２の
バターニングを行って配線を形成する。この後は、通常
の半導体集積回路の製造プロセスにしたがって所望の半
導体集積回路を実現する。
なお、第２の絶縁膜６としては、前記ＳｉＮ膜以外の例
えばＣＶＤ酸化膜でもよい。また、導電体層１２として
は、前記ポリサイド以外の例えば多結晶シリコンやシリ
サイドでもよい。
えばＣＶＤ酸化膜でもよい。また、導電体層１２として
は、前記ポリサイド以外の例えば多結晶シリコンやシリ
サイドでもよい。
上記のように製造された半導体集積回路によれば、半導
体基板１上に下層側から上層側へ熱酸化膜７／多結晶シ
リコン酸化膜１１／ＢＰＳＧ膜９が順次積層されてなる
三層構造の多層膜が形成されており、このＢＰＳＧ膜９
の下側には窒化膜を含まず、コンタクトホール部以外の
不純物拡散層領域２２の一部上には耐酸化性を有する膜
が存在しないように構成されているので、導電体層１２
と不純物拡散層領域２１との接続をとった後の熱工程で
ストレスが発生することがなく、トランジスタ特性の劣
化を引き起こすおそれはなくなる。
体基板１上に下層側から上層側へ熱酸化膜７／多結晶シ
リコン酸化膜１１／ＢＰＳＧ膜９が順次積層されてなる
三層構造の多層膜が形成されており、このＢＰＳＧ膜９
の下側には窒化膜を含まず、コンタクトホール部以外の
不純物拡散層領域２２の一部上には耐酸化性を有する膜
が存在しないように構成されているので、導電体層１２
と不純物拡散層領域２１との接続をとった後の熱工程で
ストレスが発生することがなく、トランジスタ特性の劣
化を引き起こすおそれはなくなる。
しかも、トランジスタの不純物拡散層領域２１と導電体
層１２との接続は、トランジスタのゲート部とセルファ
ライン構造で形成されている。
層１２との接続は、トランジスタのゲート部とセルファ
ライン構造で形成されている。
また、上記したような半導体集積回路の製造方法によれ
ば、ＭＯＳトランジスタのゲート部の側面に第２の絶縁
膜６を形成した後、窒化膜を含まない前記三層構造の多
層膜を形成し、上記ゲート部上にかかる大きさのコンタ
クトホールマスクによってコンタクトホールを形成し、
このフンタクトホールを通して前記不純物拡散層領域２
１に接触するように導電体層１２を形成するので、上記
したような特長を有する半導体集積回路を容易に形成す
ることができる。
ば、ＭＯＳトランジスタのゲート部の側面に第２の絶縁
膜６を形成した後、窒化膜を含まない前記三層構造の多
層膜を形成し、上記ゲート部上にかかる大きさのコンタ
クトホールマスクによってコンタクトホールを形成し、
このフンタクトホールを通して前記不純物拡散層領域２
１に接触するように導電体層１２を形成するので、上記
したような特長を有する半導体集積回路を容易に形成す
ることができる。
また、上記したような半導体集積回路の製造方法におい
て、第２の絶縁膜６が耐酸化性を持つと、第２の多結晶
シリコンを酸化する際に、トランジスタのゲートの多結
晶シリコン膜４が酸化されず、トランジスタ特性が変化
されることがない。
て、第２の絶縁膜６が耐酸化性を持つと、第２の多結晶
シリコンを酸化する際に、トランジスタのゲートの多結
晶シリコン膜４が酸化されず、トランジスタ特性が変化
されることがない。
次に、本発明の半導体集積回路の製造方法の第２の実施
例を第２図（ａ）乃至（ｃ）を参照しながら説明する。
例を第２図（ａ）乃至（ｃ）を参照しながら説明する。
即ち、先ず、第２図（ａ）に示すように、半導体基板１
上に、厚さ１５０〜２００人程度のゲート酸化膜３を形
成した後、厚さ２０００〜４０００人程度の第１の多結
晶シリコン膜４を堆積し、この多結晶シリコン膜４上に
厚さ２０００〜４０００人程度のＣＶＤ酸化膜からなる
第１の絶縁膜５を堆積し、この第１の絶縁膜５および第
１の多結晶シリコン膜４の二層をバターニングしてＭＯ
Ｓトランジスタのゲート部を形成する。
上に、厚さ１５０〜２００人程度のゲート酸化膜３を形
成した後、厚さ２０００〜４０００人程度の第１の多結
晶シリコン膜４を堆積し、この多結晶シリコン膜４上に
厚さ２０００〜４０００人程度のＣＶＤ酸化膜からなる
第１の絶縁膜５を堆積し、この第１の絶縁膜５および第
１の多結晶シリコン膜４の二層をバターニングしてＭＯ
Ｓトランジスタのゲート部を形成する。
次に、半導体基板１の表面で上記ゲート部の下方のチャ
ネル領域の両側に、上記ＭＯＳトランジスタのソース・
ドレインとなる不純物拡散層領域２１および２２を形成
する。次に、上記ゲート部の側面に、例えばＳｉＮ膜か
らなる第２の絶縁膜６を形成する。次に、半導体基板１
上に、例えば厚さ２００人程人程第１の酸化膜７を形成
し、この上に厚さ２５０人程鹿のＳｉＮ膜１３を形成す
る。次に、少なくともコンタクト部上にＳｉＮ膜１３が
残るように、半導体基板１上にレジストパターン１４を
設け、このレジストパターン１４をマスクとしてＳｉＮ
膜１３の一部を剥離する。
ネル領域の両側に、上記ＭＯＳトランジスタのソース・
ドレインとなる不純物拡散層領域２１および２２を形成
する。次に、上記ゲート部の側面に、例えばＳｉＮ膜か
らなる第２の絶縁膜６を形成する。次に、半導体基板１
上に、例えば厚さ２００人程人程第１の酸化膜７を形成
し、この上に厚さ２５０人程鹿のＳｉＮ膜１３を形成す
る。次に、少なくともコンタクト部上にＳｉＮ膜１３が
残るように、半導体基板１上にレジストパターン１４を
設け、このレジストパターン１４をマスクとしてＳｉＮ
膜１３の一部を剥離する。
次に、レジストパターン１４を剥離した後、第２図（ｂ
）に示すように、半導体基板１上の全面に、例えば厚さ
３００〜５００人程度の第２の多結晶シリコン膜８を堆
積し、この上に厚さ４０００〜６０００人程度のＢＰＳ
Ｇ膜９を形成する。次に、半導体基板１上にレジスト１
ｏを設け、前記ゲート部上にかかる大きさのコンタクト
ホールパターンを有するマスクによりレジスト１０をパ
ターニングし、このレジスト１０をマスクとしてＢＰＳ
Ｇ膜９の一部をエツチング除去してコンタクトホールを
形成する。
）に示すように、半導体基板１上の全面に、例えば厚さ
３００〜５００人程度の第２の多結晶シリコン膜８を堆
積し、この上に厚さ４０００〜６０００人程度のＢＰＳ
Ｇ膜９を形成する。次に、半導体基板１上にレジスト１
ｏを設け、前記ゲート部上にかかる大きさのコンタクト
ホールパターンを有するマスクによりレジスト１０をパ
ターニングし、このレジスト１０をマスクとしてＢＰＳ
Ｇ膜９の一部をエツチング除去してコンタクトホールを
形成する。
次に、レジスト１０を剥離した後、水蒸気雰囲気中で例
えば９００℃の温度で２０〜６０分酸化することにより
、第２図（Ｃ）に示すように、ＢＰＳＧ膜９の残りをリ
フローして平坦化すると共に、第２の多結晶シリコンＨ
８を全て酸化して多結晶シリコン酸化膜１１とする。次
に、ＲＩＥ法により、ＢＰＳＧ膜９の下部以外の露出し
ている前記コンタクトホール内の多結晶シリコン酸化膜
１１とその下のＳｉＮ膜１３と酸化膜７とを除去し、半
導体基板１上の全面（コンタクトホール内を含む）に、
例えば厚さ４０００人程度０ポリサイドからなる導電体
層１２を形成して前記不純物拡散層領域のうちの一方２
１に接触をとった後、この導電体層１２のパターニング
を行って配線を形成する。この後は、通常の半導体集積
回路の製造プロセスにしたがって所望の半導体集積回路
を実現する。
えば９００℃の温度で２０〜６０分酸化することにより
、第２図（Ｃ）に示すように、ＢＰＳＧ膜９の残りをリ
フローして平坦化すると共に、第２の多結晶シリコンＨ
８を全て酸化して多結晶シリコン酸化膜１１とする。次
に、ＲＩＥ法により、ＢＰＳＧ膜９の下部以外の露出し
ている前記コンタクトホール内の多結晶シリコン酸化膜
１１とその下のＳｉＮ膜１３と酸化膜７とを除去し、半
導体基板１上の全面（コンタクトホール内を含む）に、
例えば厚さ４０００人程度０ポリサイドからなる導電体
層１２を形成して前記不純物拡散層領域のうちの一方２
１に接触をとった後、この導電体層１２のパターニング
を行って配線を形成する。この後は、通常の半導体集積
回路の製造プロセスにしたがって所望の半導体集積回路
を実現する。
なお、第２の絶縁膜６としては、前記ＳｉＮ膜以外の例
えばＣＶＤ酸化膜でもよい。また、導電体層１２として
は、前記ポリサイド以外の例えば多結晶シリコンやシリ
サイドでもよい。
えばＣＶＤ酸化膜でもよい。また、導電体層１２として
は、前記ポリサイド以外の例えば多結晶シリコンやシリ
サイドでもよい。
上記第２の実施例によって製造された半導体集積回路に
おいても、前記第１の実施例の半導体集積回路と同様に
、半導体基板１上に下層側から上層側へ熱酸化膜７／多
結晶シリコン酸化膜１１／ＢＰＳＧ膜９が順次積層され
てなる三層構造の多層膜が形成されており、コンタクト
ホール部以外の不純物拡散層領域２２の一部上には耐酸
化性を有する膜が存在しないように構成されているので
、導電体層１２と不純物拡散層領域２１との接続をとっ
た後の熱工程でストレスが発生することがなく、トラン
ジスタ特性の劣化を引き起こすおそれはなくなる。
おいても、前記第１の実施例の半導体集積回路と同様に
、半導体基板１上に下層側から上層側へ熱酸化膜７／多
結晶シリコン酸化膜１１／ＢＰＳＧ膜９が順次積層され
てなる三層構造の多層膜が形成されており、コンタクト
ホール部以外の不純物拡散層領域２２の一部上には耐酸
化性を有する膜が存在しないように構成されているので
、導電体層１２と不純物拡散層領域２１との接続をとっ
た後の熱工程でストレスが発生することがなく、トラン
ジスタ特性の劣化を引き起こすおそれはなくなる。
なお、上記第２の実施例においては、水蒸気雰囲気中で
第２の多結晶シリコン膜８を全て酸化して多結晶シリコ
ン酸化膜１１とし、その後、露出しているコンタクトホ
ール内の多結晶シリコン酸化膜１１とその下のＳｉＮ膜
１３と酸化膜７とをＲＩＥ法により除去した。しかし、
この時、ＳｉＮ膜１３の下にある前記ゲート部のＣＶＤ
酸化膜５もエツチングされる。そして、ＲＩＥ法による
ＳｉＮ膜１膜下３下化膜７に対するエツチングのばらつ
きは数％程度あることから、上記ゲート部のＣＶＤ酸化
膜５がエンチングされ過ぎると、このＣＶＤ酸化膜５の
下にある第１の多結晶シリコン膜４と後の工程で作られ
る導電体層１２とが短絡するおそれがある。これを避け
るためには、上記第２の実施例の一部を次のように変更
すればよい。
第２の多結晶シリコン膜８を全て酸化して多結晶シリコ
ン酸化膜１１とし、その後、露出しているコンタクトホ
ール内の多結晶シリコン酸化膜１１とその下のＳｉＮ膜
１３と酸化膜７とをＲＩＥ法により除去した。しかし、
この時、ＳｉＮ膜１３の下にある前記ゲート部のＣＶＤ
酸化膜５もエツチングされる。そして、ＲＩＥ法による
ＳｉＮ膜１膜下３下化膜７に対するエツチングのばらつ
きは数％程度あることから、上記ゲート部のＣＶＤ酸化
膜５がエンチングされ過ぎると、このＣＶＤ酸化膜５の
下にある第１の多結晶シリコン膜４と後の工程で作られ
る導電体層１２とが短絡するおそれがある。これを避け
るためには、上記第２の実施例の一部を次のように変更
すればよい。
即ち、前記水蒸気雰囲気中で第２の多結晶シリコン膜８
を酸化する前に、露出しているコンタクトホール内の第
２の多結晶シリコン膜８のみをＲＩＥ法により除去し、
その後に、水蒸気雰囲気中で酸化してＢＰＳＧ膜９の残
りをリフローして平坦化すると共に、このＢＰＳＧ膜９
下の第２の多結晶シリコン膜８を全て酸化して多結晶シ
リコン酸化膜１１とし、次に、ＲＩＥ法により、ＢＰＳ
Ｇ膜９の下部以外の露出しているコンタクトホール内の
ＳｉＮ膜１３とその下の酸化膜７とを除去するように変
更する。
を酸化する前に、露出しているコンタクトホール内の第
２の多結晶シリコン膜８のみをＲＩＥ法により除去し、
その後に、水蒸気雰囲気中で酸化してＢＰＳＧ膜９の残
りをリフローして平坦化すると共に、このＢＰＳＧ膜９
下の第２の多結晶シリコン膜８を全て酸化して多結晶シ
リコン酸化膜１１とし、次に、ＲＩＥ法により、ＢＰＳ
Ｇ膜９の下部以外の露出しているコンタクトホール内の
ＳｉＮ膜１３とその下の酸化膜７とを除去するように変
更する。
次に、本発明の半導体集積回路の製造方法の第３の実施
例を第３図（ａ）乃至（ｃ）を参照しながら説明する。
例を第３図（ａ）乃至（ｃ）を参照しながら説明する。
即ち、先ず、第３図（ａ）に示すように、Ｎ型の半導体
基板１内にＰ型のウェル１５を形成し、この半導体基板
１上に、厚さ１５０〜２００人程度のゲート酸化膜３を
形成した後、厚さ２０００〜４０００人程度の第１の多
結晶シリコン膜４を堆積し、この多結晶シリコン膜４上
に厚さ２０００〜４ｏｏｏ人程度のＣＶＤ酸化膜からな
る第１の絶縁膜５を堆積し、この第１の絶縁膜５および
第１の多結晶シリコン膜４の二層をパターニングしてＣ
ＭＯＳ （相補性絶縁ゲート型）トランジスタの２つの
ゲート部を形成する。
基板１内にＰ型のウェル１５を形成し、この半導体基板
１上に、厚さ１５０〜２００人程度のゲート酸化膜３を
形成した後、厚さ２０００〜４０００人程度の第１の多
結晶シリコン膜４を堆積し、この多結晶シリコン膜４上
に厚さ２０００〜４ｏｏｏ人程度のＣＶＤ酸化膜からな
る第１の絶縁膜５を堆積し、この第１の絶縁膜５および
第１の多結晶シリコン膜４の二層をパターニングしてＣ
ＭＯＳ （相補性絶縁ゲート型）トランジスタの２つの
ゲート部を形成する。
次に、半導体基板１の表面で上記ゲート部の下方のチャ
ネル領域の両側に、上記ｃＭｏｓトランジスタのソース
・ドレインとなる不純物拡散層領域２１〜２４を形成す
る。次に、上記ゲート部の側面に、例えばＳｉＮ膜から
なる第２の絶縁膜６を形成する。次に、半導体基板１上
に、例えば厚さ２００人程鹿の第１の酸化膜７を形成し
、この上に厚さ２５０程度のＳＩＮ膜１３を形成する。
ネル領域の両側に、上記ｃＭｏｓトランジスタのソース
・ドレインとなる不純物拡散層領域２１〜２４を形成す
る。次に、上記ゲート部の側面に、例えばＳｉＮ膜から
なる第２の絶縁膜６を形成する。次に、半導体基板１上
に、例えば厚さ２００人程鹿の第１の酸化膜７を形成し
、この上に厚さ２５０程度のＳＩＮ膜１３を形成する。
次に、半導体基板１上にレジストパターン１０を設け、
このレジストパターン１０をマスクとして少なくともＰ
チャネルトランジスタ領域上のＳｉＮ膜１３を剥離する
。
このレジストパターン１０をマスクとして少なくともＰ
チャネルトランジスタ領域上のＳｉＮ膜１３を剥離する
。
次に、レジストパターン１０を剥離した後、第３図（ｂ
）に示すように、半導体基板１上の全面に、例えば厚さ
３００〜５００人程度の第２の多結晶シリコン膜８を堆
積し、この上に厚さ４０００〜６０００人程度のＢＰＳ
Ｇ膜９を形成する。次に、半導体基板１上にレジスト１
４を設け、前記２つのゲート部上にかかる大きさのコン
タクトホールパターンを有するマスクによりレジスト１
４をバターニングし、このレジスト１４をマスクとして
ＢＰＳＧ膜９の一部をエツチング除去してコンタクトホ
ールを形成する。
）に示すように、半導体基板１上の全面に、例えば厚さ
３００〜５００人程度の第２の多結晶シリコン膜８を堆
積し、この上に厚さ４０００〜６０００人程度のＢＰＳ
Ｇ膜９を形成する。次に、半導体基板１上にレジスト１
４を設け、前記２つのゲート部上にかかる大きさのコン
タクトホールパターンを有するマスクによりレジスト１
４をバターニングし、このレジスト１４をマスクとして
ＢＰＳＧ膜９の一部をエツチング除去してコンタクトホ
ールを形成する。
次に、レジスト１４を剥離した後、水蒸気雰囲気中で例
えば９００℃の温度で２０〜６０分酸化することにより
、第３図（Ｃ）に示すように、ＢＰＳＧ膜９の残りをリ
フローして平坦化すると共に、第２の多結晶シリコン膜
８を酸化して多結晶シリコン酸化膜１１とする。次に、
ＲＩＥ法により、ＢＰＳＧ膜９の下部以外の露出してい
る前記コンタクトホール内の多結晶シリコン酸化膜１１
とその下のＳｉＮ膜１３と酸化膜７とを除去し、半導体
基板１上の全面（コンタクトホール内を含む）に、例え
ば厚さ４０００人程度０ポリサイドからなる導電体層１
２を形成してＰチャネルトランジスタの不純物拡散層領
域のうちの一方２１およびＮチャネルトランジスタの不
純物拡散層領域のうちの一方２４に接触をとった後、こ
の導電体層１２のパターニングを行って配線を形成する
。この後は、通常の半導体集積回路の製造プロセスにし
たがって所望の半導体集積回路を実現する。
えば９００℃の温度で２０〜６０分酸化することにより
、第３図（Ｃ）に示すように、ＢＰＳＧ膜９の残りをリ
フローして平坦化すると共に、第２の多結晶シリコン膜
８を酸化して多結晶シリコン酸化膜１１とする。次に、
ＲＩＥ法により、ＢＰＳＧ膜９の下部以外の露出してい
る前記コンタクトホール内の多結晶シリコン酸化膜１１
とその下のＳｉＮ膜１３と酸化膜７とを除去し、半導体
基板１上の全面（コンタクトホール内を含む）に、例え
ば厚さ４０００人程度０ポリサイドからなる導電体層１
２を形成してＰチャネルトランジスタの不純物拡散層領
域のうちの一方２１およびＮチャネルトランジスタの不
純物拡散層領域のうちの一方２４に接触をとった後、こ
の導電体層１２のパターニングを行って配線を形成する
。この後は、通常の半導体集積回路の製造プロセスにし
たがって所望の半導体集積回路を実現する。
なお、第２の絶縁膜６としては、前記ＳｉＮ膜以外の例
えばＣＶＤ酸化膜でもよい。また、導電体層１２として
は、前記ポリサイド以外の例えば多結晶シリコンやシリ
サイドでもよい。
えばＣＶＤ酸化膜でもよい。また、導電体層１２として
は、前記ポリサイド以外の例えば多結晶シリコンやシリ
サイドでもよい。
上記第３の実施例によって製造された半導体集積回路に
おいては、少なくともＮチャネルトランジスタ領域上の
第３の絶縁膜が窒化シリコン膜１３を含む複合膜からな
るが、少なくともＰチャネルトランジスタ領域に関して
は、コンタクトホール部以外の不純物拡散層領域２２の
一部上には耐酸化性を有する膜が存在しないように構成
されているので、導電体層１２と不純物拡散層領域２１
との接続をとった後の熱工程でストレスが発生すること
がなく、トランジスタ特性の劣化を弓き起こすおそれは
なくなる。
おいては、少なくともＮチャネルトランジスタ領域上の
第３の絶縁膜が窒化シリコン膜１３を含む複合膜からな
るが、少なくともＰチャネルトランジスタ領域に関して
は、コンタクトホール部以外の不純物拡散層領域２２の
一部上には耐酸化性を有する膜が存在しないように構成
されているので、導電体層１２と不純物拡散層領域２１
との接続をとった後の熱工程でストレスが発生すること
がなく、トランジスタ特性の劣化を弓き起こすおそれは
なくなる。
なお、上記第３の実施例においては、Ｎ型の基板１中に
Ｐ型のウェル１５を形成する構造および方法を示したが
、これとは逆に、Ｐ型の基板中にＮ型のウェルを形成す
る構造および方法でも、前記第１の実施例と同様の効果
が得られる。
Ｐ型のウェル１５を形成する構造および方法を示したが
、これとは逆に、Ｐ型の基板中にＮ型のウェルを形成す
る構造および方法でも、前記第１の実施例と同様の効果
が得られる。
［発明の効果コ
上述したように本発明によれば、トランジスタ特性を劣
化させることなく、ゲートとセルファライン構造でＭＯ
Ｓトランジスタの不純物拡散層領域と導電体層との接続
をとることができる半導体集積回路およびその製造方法
を実現できる。
化させることなく、ゲートとセルファライン構造でＭＯ
Ｓトランジスタの不純物拡散層領域と導電体層との接続
をとることができる半導体集積回路およびその製造方法
を実現できる。
第１図（ａ）乃至（ｄ）は本発明の半導体集積回路の製
造方法の第１の実施例における各工程での基板を示す断
面図、第２図（ａ）乃至（ｃ）を本発明の半導体集積回
路の製造方法の第２の実施例における各工程での基板を
示す断面図、第３図（ａ）乃至（ｃ）を本発明の半導体
集積回路の製造方法の第３の実施例における各工程での
基板を示す断面図、第４図（ａ）乃至（ｄ）は従来の半
導体集積回路の製造方法における各工程での基板を示す
断面図である。 １・・・半導体基板、２１〜２４・・・・ＭＯＳトラン
ジスタのソース・ドレインとなる不純物拡散層領域、３
・・・ゲート酸化膜、４・・・第１の多結晶シリコン膜
、５・・・ＣＶＤ酸化膜（第１の絶縁膜）、６・・・Ｓ
ｉＮ膜（第２の絶縁膜）、７・・・熱酸化膜（第１の酸
化膜）、８・・・第２の多結晶ンリコン、９・・・ＢＰ
ＳＧ膜（シリケートガラス膜）、１０．１４・・・レジ
スト、１１・・・多結晶シリコン酸化膜、１２・・・ポ
リサイド（導電体層）、１３・・・ＳｉＮ膜、１５・・
・Ｐウェル。
造方法の第１の実施例における各工程での基板を示す断
面図、第２図（ａ）乃至（ｃ）を本発明の半導体集積回
路の製造方法の第２の実施例における各工程での基板を
示す断面図、第３図（ａ）乃至（ｃ）を本発明の半導体
集積回路の製造方法の第３の実施例における各工程での
基板を示す断面図、第４図（ａ）乃至（ｄ）は従来の半
導体集積回路の製造方法における各工程での基板を示す
断面図である。 １・・・半導体基板、２１〜２４・・・・ＭＯＳトラン
ジスタのソース・ドレインとなる不純物拡散層領域、３
・・・ゲート酸化膜、４・・・第１の多結晶シリコン膜
、５・・・ＣＶＤ酸化膜（第１の絶縁膜）、６・・・Ｓ
ｉＮ膜（第２の絶縁膜）、７・・・熱酸化膜（第１の酸
化膜）、８・・・第２の多結晶ンリコン、９・・・ＢＰ
ＳＧ膜（シリケートガラス膜）、１０．１４・・・レジ
スト、１１・・・多結晶シリコン酸化膜、１２・・・ポ
リサイド（導電体層）、１３・・・ＳｉＮ膜、１５・・
・Ｐウェル。
Claims (7)
- （１）第１導電型の半導体基板上に形成されたゲート酸
化膜と、このゲート酸化膜上に形成されたＭＯＳトラン
ジスタのゲートとなる第１の導電体と、この第１の導電
体上に形成された第１の絶縁膜と、前記半導体基板内に
形成され、前記ＭＯＳトランジスタのソース・ドレイン
となる前記第１導電型とは逆の第２導電型の不純物拡散
層領域と、前記第１の導電体の側面に形成された第２の
絶縁膜と、前記半導体基板と第１の絶縁膜と第２の絶縁
膜との上に形成された第３の絶縁膜と、この第３の絶縁
膜中に形成された前記第１の絶縁膜上にかかる大きさを
有するコンタクトホールを通して、前記不純物拡散層領
域に接触するように形成された第２の導電体とを具備す
る半導体集積回路において、 前記第３の絶縁膜は、耐酸化性を有する膜を含む複合膜
からなり、かつ、前記コンタクトホール部以外の前記不
純物拡散層領域の一部上には前記耐酸化性を有する膜が
存在しないように構成されていることを特徴とする半導
体集積回路。 - （２）前記第２の絶縁膜は耐酸化性を持つことを特徴と
する請求項１記載の半導体集積回路。 - （３）第１導電型の半導体基板上に形成されたゲート酸
化膜と、このゲート酸化膜上に形成されたＣＭＯＳトラ
ンジスタの各ゲートとなる第１の導電体と、この第１の
導電体上に形成された第１の絶縁膜と、前記半導体基板
内に形成され、前記ＭＯＳトランジスタのソース・ドレ
インとなる不純物拡散層領域と、前記第１の導電体の側
面に形成された第２の絶縁膜と、前記半導体基板と第１
の絶縁膜と第２の絶縁膜との上に形成された第３の絶縁
膜と、この第３の絶縁膜中に形成された前記第１の絶縁
膜上にかかる大きさを有するコンタクトホールを通して
、前記不純物拡散層領域に接触するように形成された第
２の導電体とを具備するＣＭＯＳ型の半導体集積回路に
おいて、 少なくともＮチャネルトランジスタ領域上の前記第３の
絶縁膜が窒化シリコン膜を含む複合膜からなることを特
徴とする半導体集積回路。 - （４）第１導電型の半導体基板上にゲート酸化膜、ＭＯ
Ｓトランジスタのゲートとなる第１の導電体、第１の絶
縁膜を順次積層して形成する工程と、 前記半導体基板内で前記ＭＯＳトランジスタのソース・
ドレインとなる前記第１導電型とは逆の第２導電型の不
純物拡散層領域を形成する工程と、前記第１の導電体の
側面に第２の絶縁膜を形成する工程と、 前記半導体基板上に第１の酸化膜を形成する工程と、 前記半導体基板上の全面に多結晶シリコン膜を形成する
工程と、 この多結晶シリコン膜上に不純物を含むシリケートガラ
ス膜を形成する工程と、 前記シリケートガラス中に前記第１の絶縁膜上にかかる
大きさのコンタクトホールを形成する工程と、 水蒸気雰囲気中で前記シリケートガラス膜の残りをリフ
ローして平坦化すると共に、前記多結晶シリコン膜を全
て酸化して多結晶シリコン酸化膜とする工程と、 前記シリケートガラス膜の下部以外の露出している前記
コンタクトホール内の前記多結晶シリコン酸化膜とその
下の前記第１の酸化膜とを除去する工程と、 前記シリケートガラス膜上および前記コンタクトホール
内に第２の導電体を形成する工程とを具備することを特
徴とする半導体集積回路の製造方法。 - （５）第１導電型の半導体基板上にゲート酸化膜、ＭＯ
Ｓトランジスタのゲートとなる第１の導電体、第１の絶
縁膜を順次積層して形成する工程と、 前記半導体基板内で前記ＭＯＳトランジスタのソース・
ドレインとなる前記第１導電型とは逆の第２導電型の不
純物拡散層領域を形成する工程と、前記第１の導電体の
側面に第２の絶縁膜を形成する工程と、 前記半導体基板上に第１の酸化膜を形成する工程と、 前記ＭＯＳトランジスタのソース・ドレインとなる不純
物拡散層領域のうちの少なくとも片側の不純物拡散層領
域上の前記第１の酸化膜上に窒化シリコン膜を形成する
工程と、 前記半導体基板上の全面に多結晶シリコン膜を形成する
工程と、 この多結晶シリコン膜上に不純物を含むシリケートガラ
ス膜を形成する工程と、 前記窒化シリコン膜上部の前記シリケートガラス中に前
記第１の絶縁膜上にかかる大きさのコンタクトホールを
形成する工程と、 水蒸気雰囲気中で前記シリケートガラス膜の残りをリフ
ローして平坦化すると共に、前記多結晶シリコン膜を全
て酸化して多結晶シリコン酸化膜とする工程と、 前記シリケートガラス膜の下部以外の露出している前記
コンタクトホール内の前記多結晶シリコン酸化膜とその
下の前記窒化シリコン膜と第１の酸化膜とを除去する工
程と、 前記シリケートガラス膜上および前記コンタクトホール
内に第２の導電体を形成する工程とを具備することを特
徴とする半導体集積回路の製造方法。 - （６）第１導電型の半導体基板上にゲート酸化膜、ＭＯ
Ｓトランジスタのゲートとなる第１の導電体、第１の絶
縁膜を順次積層して形成する工程と、 前記半導体基板内で前記ＭＯＳトランジスタのソース・
ドレインとなる前記第１導電型とは逆の第２導電型の不
純物拡散層領域を形成する工程と、前記第１の導電体の
側面に第２の絶縁膜を形成する工程と、 前記半導体基板上に第１の酸化膜を形成する工程と、 前記ＭＯＳトランジスタのソース・ドレインとなる不純
物拡散層領域のうちの少なくとも片側の不純物拡散層領
域上の前記第１の酸化膜上に窒化シリコン膜を形成する
工程と、 前記半導体基板上の全面に多結晶シリコン膜を形成する
工程と、 この多結晶シリコン膜上に不純物を含むシリケートガラ
ス膜を形成する工程と、 前記窒化シリコン膜上部の前記シリケートガラス中に前
記第１の絶縁膜上にかかる大きさのコンタクトホールを
形成する工程と、 前記シリケートガラス膜の下部以外の露出している前記
コンタクトホール内の前記多結晶シリコン膜を除去する
工程と、 水蒸気雰囲気中で前記シリケートガラス膜の残りをリフ
ローして平坦化すると共に、前記多結晶シリコン膜を全
て酸化して多結晶シリコン酸化膜とする工程と、 前記シリケートガラス膜の下部以外の露出している前記
コンタクトホール内の前記窒化シリコン膜とその下の前
記第１の酸化膜とを除去する工程と、 前記シリケートガラス膜上および前記コンタクトホール
内に第２の導電体を形成する工程とを具備することを特
徴とする半導体集積回路の製造方法。 - （７）第１導電型の半導体基板中に前記第１導電型とは
逆の第２導電型のウェルを形成する工程と、 前記半導体基板上にゲート酸化膜、Ｎチャネルトランジ
スタおよびＰチャネルトランジスタのゲートとなる第１
の導電体、第１の絶縁膜を順次積層して形成する工程と
、 前記半導体基板内で前記Ｎチャネルトランジスタおよび
Ｐチャネルトランジスタのソース・ドレインとなる不純
物拡散層領域を形成する工程と、前記第１の導電体の側
面に第２の絶縁膜を形成する工程と、 前記半導体基板上に第１の酸化膜を形成する工程と、 少なくとも前記Ｎチャネルトランジスタ領域上の前記第
１の酸化膜上に窒化シリコン膜を形成する工程と、 前記半導体基板上の全面に多結晶シリコン膜を形成する
工程と、 この多結晶シリコン膜上に不純物を含むシリケートガラ
ス膜を形成する工程と、 前記シリケートガラス中に前記第１の絶縁膜上にかかる
大きさのコンタクトホールを形成する工程と、 水蒸気雰囲気中で前記シリケートガラス膜の残りをリフ
ローして平坦化すると共に、前記多結晶シリコン膜を全
て酸化して多結晶シリコン酸化膜とする工程と、 前記シリケートガラス膜の下部以外の露出している前記
コンタクトホール内の前記多結晶シリコン酸化膜とその
下の前記窒化シリコン膜と第１の酸化膜とを除去する工
程と、 前記シリケートガラス膜上および前記コンタクトホール
内に第２の導電体を形成する工程とを具備することを特
徴とする半導体集積回路の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63290665A JPH073825B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63290665A JPH073825B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路およびその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02137234A true JPH02137234A (ja) | 1990-05-25 |
| JPH073825B2 JPH073825B2 (ja) | 1995-01-18 |
Family
ID=17758910
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63290665A Expired - Fee Related JPH073825B2 (ja) | 1988-11-17 | 1988-11-17 | 半導体集積回路およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH073825B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397910A (en) * | 1992-11-09 | 1995-03-14 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device with wiring microstructure formed on gates and method of manufacturing the same |
| US6021651A (en) * | 1997-08-21 | 2000-02-08 | Shima Seiki Manufacturing, Ltd. | Flat knitting machine having a yarn feeding system |
-
1988
- 1988-11-17 JP JP63290665A patent/JPH073825B2/ja not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5397910A (en) * | 1992-11-09 | 1995-03-14 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device with wiring microstructure formed on gates and method of manufacturing the same |
| US5518961A (en) * | 1992-11-09 | 1996-05-21 | Kabushiki Kaisha Toshiba | Semiconductor integrated circuit device with wiring microstructure formed on gates and method of manufacturing the same |
| US6021651A (en) * | 1997-08-21 | 2000-02-08 | Shima Seiki Manufacturing, Ltd. | Flat knitting machine having a yarn feeding system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH073825B2 (ja) | 1995-01-18 |
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