JPH02137257A - 半導体集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ〉産業上の利用分野 本発明はＭＩＳ型容量素子を組み込んだ半導体集積回路
に関し、特にこの容量素子に保護ダイオードを内在させ
た半導体集積回路に関するものである。

（ロ）従来の技術 バイポーラ型ＩＣは、コレクタとなる半導体層表面にベ
ース、エミッタを２重拡散して形成した縦型のＮＰＮ　
トランジスタを主体として構成されている。その為、前
記ＮＰＮ　トランジスタを製造するベース及びエミッタ
拡散工程は必要不可欠の工程であり、コレクタ直列抵抗
を低減する為の高濃度埋込層形成工程やエピタキシ〜ル
層成長工程、各素子を接合分離する為の分離領域形成工
程や電気的接続の為の電極形成工程等と並んでバイポー
ラ型ＩＣを製造するのに欠かせない工程（基本工程）で
ある。

一方、回路的な要求から他の素子、例えばＰＮＰトラン
ジスタ、抵抗、容量、ツェナーダイオード等を同一基板
上に組み込みたい要求がある。この場合、工程の簡素化
という点から可能な限り前記基本工程を流用した方が好
ましいことは言うまでもない。しかしながら、前記ベー
ス及びエミッタ拡散工程は、ＮＰＮトランジスタの特性
を最重要視して諸条件が設定される為、前記基本工程だ
けでは集積化が困難な場合が多い。そこで、基本的なＮ
ＰＮトランジスタの形成を目的とせず、他の素子を組み
込む為もしくは他素子の特性を向上することを目的とし
て新規な工程を追加することがある。例えば前記エミッ
タ拡散によるカソード領域とでツェナーダイオードのツ
ェナー電圧を制御するアノード領域を形成する為のＰ′
″拡散工程、ベース領域とは比抵抗が異なる抵抗領域を
形成する為のＲ拡散工程やインプラ抵抗形成工程、ＭＯ
Ｓ型よりも大きな容量が得られる窒化膜容量を形成する
為の窒化膜形成工程、ＮＰＮトランジスタのコレクタ直
列抵抗を更に低減する為のコレクタ低抵抗領域形成工程
等がそれであり、全てバイボー５ＩＣの用途や目的及び
コスト的な面から検討して追加するか否かが決定される
工程（オブション工程）である。

上記オブション工程を利用して形成したＭＩＳ型容量を
第２図に示す。同図において、（５１）はＰ型半導体基
板、（５２）はＮ型エピタキシャル層、（５３）はＮゝ
型埋込層、（５４）はＰ”型分離領域、（５５）はアイ
ランド、（５６）はエミッタ拡散によるＮ″型の下部電
極領域、（Ｓ７）は高誘電率絶縁体としてのジノフン窒
化膜（Ｓｉ、Ｎ４）、（５８）はアルミニウム材料から
成る上部電極、（５９）は酸化膜、（６ｏ）は電極であ
る。

尚、窒化膜を利用したＭＩＳ型容量としては、例えば特
開昭６０−２４４０５６号公報に記載されている。

（ハ）発明が解決しようとした課題 しかしながら、従来のＭＩＳ型容量の下部電極領域は、
ＮＰＮ　トランジスタのエミッタ領域を利用している為
、エミッタ領域形成用のＮ型不純物をデボした後に窒化
膜を形成し、その後でＮ型不純物のドライブインを行な
わなければならない。

すると、窒化膜のデボに使用する８００”Ｃ前後の熱処
理がエミッタ領域を拡散させる為、ＮＰＮ　トランジス
タのり。く電流増幅率）のばらつきが大きく、そのコン
トロールが難しい欠点があった。

また、窒化膜の形成に必要なオブション工程を追加した
か否かでエミッタ領域の熱処理条件を変更する必要があ
る為、機種別の工程管理が必要であり、管理の共通化が
できない欠点があった。

また容量素子に保護ダイオードを内在させようとしたと
、エミッタ領域はアイランド領域と同導電型であるため
に、更にエミッタと逆導電型の拡散工程を追加しなけれ
ばならず、更にｈ□のばらつきを大きくする欠点があっ
た。

（ニ）課層を解決するための手段 本発明は斯上した欠点に鑑みてなされ、アイランド〈６
）に形成された容量素子の下部電極（１７）とオーミッ
クコンタクトする第１の拡散層（８）　、　（１０）は
、前記アイランド（６）とは逆導電型になる別のアイラ
ンド（７）に形成されたトランジスタの構成部（５）　
、　（９）と同時に形成し、前記アイランド（６）と前
記第１の拡散層（８）　、　（１０）でダイオードを構
成することで解決するものである。

（＊）作用 本発明によれば、ＭＩＳ型容量の下部電極（１７）とオ
ーミックコンタクトする拡散領域（８）　、　（１０）
として分離領域（５）やベース領域（９）を利用するの
で、エミッタ拡散工程より先に窒化膜（１２）の付着を
行うことができ、エミッタ領域（１３）形成以後のＮＰ
Ｎトランジスタのｈ□をばらつかせるような熱処理を排
除できる。

また、ベース拡散工程と分離拡散工程を利用して重畳領
域を形成することで、下部電極（１７）とオーミックコ
ンタクトする第１の拡散領域（８）。

（１０）の表面濃度を向上できる。

更に、ＭＩＳ型容量の形成されるアイランド（６）と前
記第１の拡散領域（８）　、　（１０）でダイオードが
形成され、しかもエミッタ拡散工程で前記アイランド（
６）に形成されるカソードコンタクト領域（１５）が形
成できる。

従って工程を追加することなくＭＩＳ容量にダイオード
を内在することができる。

（へ）実施例 以下、本発明の一実施例を図面を参照しながら詳細に説
明する。

第１図は本発明の半導体集積回路（１）の断面構造を示
し、（２）はＰ型のシリコン半導体基板、（３）は基板
（２）表面に複数個設けたＮ“型の埋込層、（４）は基
板（２）全面の上に積層して形成したＮ型のエピタキシ
ャル層、（５）はエピタキシャル層（４）を貫通するＰ
”型の分離領域、（６）　、　（７）は分離領域（５）
によってエピタキシャル層（４）を島状に形成したアイ
ランド、（８）は１つのアイランド（６）表面に分離領
域（５）の上拡散工程を利用して同時に形成したＰ１型
のＭＩＳ型容量の第１の下部電極領域、（９）は他のア
イランド（７）表面に形成したＮＰＮトランジスタのＰ
型のベース領域、（１０）は１つのアイランド（６）表
面に第１の下部電極領域（８）に重畳し、ベース領域（
９）と同時形成した第２の下部電極領域、（１１〉はエ
ピタキシャル層（４）表面を覆うシリコン酸化膜（Ｓｉ
Ｏｘ）、（１２）は第１及び第２の下部電極領域（８）
　、　（１０）の表面に堆積したＭＩＳ型容量の誘電体
薄膜、（１３）はベース領域（９）表面に形成したＮＰ
Ｎ　トランジスタのＮ＋型エミッタ領域、（１４）はア
イランド（７）表面に形成したＮＰＮトランジスタのコ
レクタ取出しの為のＮ１型コレクタコンタクト領域、（
１５）はエミッタ領域と同時に形成したカソードコンタ
クト領域、（１６）は各領域にコンタクトホールを介し
てオーミックコンタクトするアルミニウム材料から成る
電極、（１７）は第１及び第２の下部電極領域（８）　
、　（１０）とオーミックコンタクトする下部電極、（
１８）は誘電体薄膜（１２）の上に第１及び第２の下部
電極領域（８）。

（１０）と対向するように設けた上部電極である。ここ
で第１の下部電極領域（８）の底部は、上、下拡散層を
使って全て埋込層（３）と接する様に形成し、埋込層（
３〉によって第１の下部電極領域＜８）を基板（２）の
接地電位から電気的に絶縁しても良い。その為、ＭＩＳ
型容量は電気的に独立するので、回路構成上の制約が無
い。

斯上した本願の構造によれば、ＭＩＳ型容量の下部電極
の機能を示す拡散領域として分離領域（５）と同時形成
した第１の下部電極領域＜８）を使用したので、誘電体
薄膜（１２）の形成工程をエミッタ拡散工程の前に配置
することができる。また、第１の下部電極領域り８）に
重畳して第２の下部電極領域（１０）を設けたので、下
部電極の表面の不純物濃度を向上し、下部電極の抵抗分
を下げることができる。また分離領域り５）やベース領
域（９）を第１及び第２の下部電極領域（８）　、　（
１０）と同時に形成すると、この領域（８）　、　（１
０）はアイランド（６）と逆導電型であるのでダイオー
ドを構成できる。しかもカソードコンタクト領域（１５
）は、エミッタ領域を形成する工程を活用できる。その
ため、本ダイオードはトランジスタの特性を変えずに形
成できる。

従って通常の動作時には、カソードコンタクト領域（１
５）に電源電圧ＶＣＣを印加すれば、容量素子として働
き、輸送の時などの停止時には下部電極（１７）から浸
入するサージをｖｃｅへ流すことができる。

以下、本願の製造方法を第３図Ａ乃至第３図Ｆを用いて
説明する。

先ず第３図Ａに示す如く、Ｐ型のシリコン半導体基板（
２）の表面にアンチモン（Ｓｂ）又はヒ素＜Ａｓ）等の
Ｎ型不純物を選択的にドープしてＮ＋型埋込層（３）を
形成し、また分離領域（５）と対応する領域にボロン（
Ｂ）のＰ型の不純物を選択的にドープして分離領域（５
〉の下拡散層〈２１）を形成し、基板（２）全面に厚さ
５〜１０μのＮ型のエピタキシャル層（４）を積層する
。

次に第３図Ｂに示す如く、エピタキシャル層（４）表面
からボロン（Ｂ）を選択的に拡散し、前記下拡散層（２
１）と到達する上拡散層（２２）を形成することによっ
て、埋込層（３）を夫々取囲み、エビタキシャル層（４
〉を貫通するＰ”型の分離領域（５）を形成する。分離
領域（５）で囲まれたエピタキシャル層（４）が夫々の
回路素子を形成する為のアイランド（６）　、　（７）
となる。と同時に、分離領域（５）の上拡散工程のボロ
ン（Ｂ）をアイランド（６）表面の埋込層（３）に対応
する領域にも拡散し、第１の下部電極領域（８）を形成
する。

次に第３図Ｃに示す如く、第１の下部電極領域（８）を
形成したアイランド（６）とは別のアイランド（７）の
表面にボロン（Ｂ）を選択的にイオン注入又は拡散する
ことによってＮＰＮ　トランジスタのベースとなるベー
ス領域（９）を形成する。と同時に、１つのアイランド
（６）表面にも第１の下部電極領域（８）に重畳してボ
ロン（Ｂ）を拡散し、ＭＩＳ型容量の第２の下部電極領
域（１０）を形成する。

次に第３図りに示す如く、エピタキシャル層（４）表面
の酸化膜（１１）を選択的にエツチング除去して第１及
び第２の下部Ｘ極頒域（８）　、　（１０）表面の一部
を露出させ、エピタキシャル層〈４）全面に常圧ＣＶＤ
法等の技術を用いて膜厚数百〜千般百人のシリコン窒化
膜（ｓｉ３Ｎ４）を堆積させる。シリコン窒化膜はシリ
コン酸化膜よりも高い誘電率を示すので、大容量を形成
することが可能である。

そして、前記シリコン窒化膜表面に周知のレジストパタ
ーンを形成し、ドライエッチ等の技術を利用して前記露
出した第１及び第２の下部電極領域（８）　、　（１０
）の表面を覆う誘電体薄膜（１２〉を形成する。その後
、誘電体薄膜（１２）を覆う様にＣＶＤ法による酸化膜
（２３）を堆積させる。

次に第３図Ｅに示す如く、ＮＰＮトランジスタのベース
領域（９）表面とアイランド（６）　、　（７＞表面の
酸化膜（１１）　、　（２３）を開孔し、この酸化膜を
マスクとしてリン（Ｐ）を選択拡散することによりＮ“
型のエミッタ領域（１３）、フレフタコンタクト領域（
１４）及びカソードコンタクト領域（ＩＳ）を形成する
。

次に第３図Ｆに示す如く、酸化膜（２３）上にネガ又は
ポジ型のフォトレジストによるレジストパターンを形成
し、誘電体薄膜（１２〉上の酸化膜（２３）を除去し、
さらにウェット又はドライエツチングによって酸化膜（
１１）　、　（２３）の所望の部分に電気的接続の為の
コンタクトホールを開孔する。そして、基板全面に周知
の蒸着又はスパッタ技術によりアルミニウム層を形成し
、このアルミニウム層を再度バターニングすることによ
って所望形状の電極（１６）、誘電体薄膜（１２）上の
上部電極（１８）及び下部電極（１７）を形成する。

所出した本願の製造方法によれば、ＭＩＳ型容量の下部
電極領域を形成するのに分離領域（５）の拡散工程とＮ
ＰＮ　トランジスタのベース領域（９）の拡散工程を利
用したので、何ら付加工程を要すること無＜ＭＩＳ型容
量誘電体薄膜（１２）の製造工程を、エミッタ拡散工程
の前に設置することができる。またカソードコンタクト
領域（１５）は、エミッタ拡散工程と同時にできる。す
ると、エミッタ領域（１３）形成用のリン（Ｐ）のデポ
ジット工程からリン（Ｐ）のドライブイン工程の間に、
ＭＩＳ型容量形成の為の熱処理を配置する必要が無く、
デポジットによってリン（Ｐ）が初期拡散された状態か
ら即ＮＰＮＩ−ランジスタのｈｒｔ（電流増幅率）フン
トロールの為の熱処理（ドライブイン）工程を行うこと
ができる。その為、ＮＰＮ　トランジスタのｈａｔｌの
ばらつきが少なく、ＭＩＳ型容量を組み込んだことによ
るり、アコントロールの難しさを解消できる。また、Ｍ
ＩＳ型容量を組み込んだ機種とそうでない機種とでエミ
ッタ領域（１３）の熱処理条件を一本化することができ
るので、機種別の工程管理が極めて容易になる。

本発明は第１図の実施例に限らず、従来例で示しである
分離の技術を利用した半導体集積回路にも応用が可能で
ある。更に、上下分離技術を用いたものにおいて、上下
共に利用することも可能である。

（ト）発明の詳細 な説明した如く、本発明によればＭＩＳ型容量をオプシ
ョンデバイスとして追加したことによるＮＰＮ　トラン
ジスタのり、Ｉ！のばらつきが殆ど無いので、ＮＰＮト
ランジスタのｈａｔのコントロールが極めて容易な半導
体集積回路を提供できる利点を有する。しかも、このＭ
ＩＳ型容量素子にダイオードを形成できる。

【図面の簡単な説明】

第１図は本発明の半導体集積回路の断面図、第２図は従
来の半導体集積回路の断面図、第３図Ａ乃至第３図Ｆは
本発明の製造方法を説明する断面図である。

Claims (3)

【特許請求の範囲】
1. （１）半導体基板内に形成された第１のアイランド及び
   第２のアイランドと、 この第１のアイランドに形成されたトランジスタと、 前記第２のアイランドに形成された容量素子とを備え、 前記容量素子の下部電極とオーミックコンタクトする第
   １の拡散層は、前記アイランドとは逆導電型になる前記
   トランジスタの構成部と同時に形成され、 前記第２のアイランドと前記第１の拡散層でダイオード
   を構成することを特徴とした半導体集積回路。
2. （２）前記第１の拡散層は、前記アイランドを形成する
   埋込層またはこの埋込層と前記構成部を重畳して成るこ
   とを特徴とした請求項第１項記載の半導体集積回路。
3. （３）前記第２のアイランドのコンタクト領域となる第
   ２の拡散層は、この拡散層と同導電型になる前記トラン
   ジスタのエミッタ領域またはコレクタコンタクト領域と
   同時に形成されることを特徴とした請求項第１項記載の
   半導体集積回路。