JPH01133350A - 半導体集積回路の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （イ）産業上の利用分野 本発明はＭＩＳ型容量素子を組み込んだ半導体集積回路
の、ＮＰＮ　トランジスタのｈｙア制御を容易ならしめ
た製造方法に関する。

（ロ）従来の技術 バイポーラ型ＩＣは、フレフタとなる半導体層表面にベ
ース・エミッタを２重拡散して形成した縦型のＮＰＮ　
トランジスタを主体として構成されている。その為、前
記ＮＰＮ　トランジスタを製造するベース及びエミッタ
拡散工程は必要不可欠の工程であり、コレクタ直列抵抗
を低減する為の高濃度埋込層形成工程やエピタキシャル
層成長工程、各素子を接合分離する為の分離領域形成工
程や電気的接続の為の電極形成工程等と並んでバイポー
ラ型ＩＣを製造するのに欠かせない工程（基本工程）で
ある。

一方、回路的な要求から他の素子、例えばＰＮＰトラン
ジスタ、抵抗、容量、ツェナーダイオード等を同一基板
上に組み込みたい要求がある。この場合、工程の簡素化
という点から可能な限り前記基本工程を流用した方が好
ましいことは言うまでもない。しかしながら、前記ベー
ス及びエミッタ拡散工程はＮＰＮ　トランジスタの特性
を最重要視して諸条件が設定される為、前記基本工程だ
けでは集積化が困難な場合が多い。そこで、基本的なＮ
ＰＮ　トランジスタの形成を目的とせず、他の素子を組
み込む為もしくは他素子の特性を向上することを目的と
して新規な工程を追加することがある。例えば前記エミ
ッタ拡散によるカソード領域とでツェナーダイオードの
ツェナー電圧を制御するアノード領域を形成する為のＰ
４拡散工程、ベース領域とは比抵抗が異る抵抗領域を形
成する為のＲ拡散工程やインプラ抵抗形成工程、ＭＯＳ
型よりも大きな容量が得られる窒化膜容量を形成する為
の窒化膜形成工程、ＮＰＮ）ランジスタのコレクタ直列
抵抗を更に低減する為のコレクタ低抵抗領域形成工程等
がそれであり、全てバイポーラＩＣの用途や目的及びコ
スト的な面から検討して追加するか否かが決定される工
程（オプション工程）である。

上記オプション工程を利用して形成したＭＩＳ型容量を
第３図に示す。同図において、（１）はＰ型半導体基板
、（２）はＮ型エピタキシャル層、（３）はＮ＋型埋込
層、（４）はＰ′″型分離領域、（５）はアイランド、
（６〉はエミッタ拡散によるＮ＋型の下部電極領域、（
７）は高誘電率絶縁体としてのシリコン窒化膜（ｓｉ＄
Ｎ４）、（８）はアルミニウム材料から成る上部電極、
（９）は酸化膜、（１０〉は電極である。尚、窒化膜を
利用したＭＩＳ型容量としては、例えば特開昭６０−２
４４０５６号公報に記載されている。

（ハ）発明が解決しようとする問題点 しかしながら、従来のＭＩＳ型容量は下部電極としてＮ
ＰＮ　トランジスタのエミッタ領域を利用している為、
エミッタ領域形成用のＮ型不純物をデボした後に窒化膜
を形成し、その後でＮ型不純物のドライブインを行わな
ければならない。すると、窒化膜のデボ時に使用する８
００″Ｃ前後の熱処理がエミッタ領域を拡散させる為、
ＮＰＮトランジスタのｈ□（電流増幅率）のばらつきが
大きく、そのコントロールが難しい欠点があった。

また、窒化膜の形成に必要なオプション工程を追加した
か否かでエミッタ領域の熱処理条件を変える必要がある
為、機種別の工程管理が必要であり、管理の共通化がで
きない欠点があった。

（ニ）問題点を解決するための手段 本発明は衛士した欠点に鑑みてなされ、ＭＩＳ型容量を
組み込んだ半導体集積回路の製造方法において、エピタ
キシャル層（２３）表面に容量部分を形成する為の酸化
膜パターン（２７）を形成する工程と、この酸化膜パタ
ーン（２７）を利用してＰ又はＮ型不純物を選択するこ
とにより下部電極領域（２８）を形成する工程と、全面
に窒化膜（Ｓｉ３Ｎ４）を堆積し、前記酸化膜パターン
〈２７）の開孔部分を覆う誘電体薄膜（２９）を形成す
る工程と、Ｎ型不純物を選択拡散することによってＮＰ
Ｎトランジスタのエミッタ領域（３１）を形成する工程
と、誘電体薄膜（２９）表面の大部分を露出し、さらに
ドライエツチング法を利用して誘電体薄膜（２９）を貫
通するコンタクト孔（３５）を形成する工程と、前記露
出した誘電体薄膜（２９）表面に上部電極（３６）を、
コンタクト孔（３５）には下部電極領域（２８）とオー
ミックコンタクトする電極（３５）を配設する工程とを
具備することを特徴とする特 （ホ）作用 本発明によれば、下部電極としてエミッタ拡散を利用せ
ずエミッタ領域（３１）形成前に形成した領域を使用し
、窒化膜をデボした後にエミッタ拡散を行うので、エミ
ッタ領域（３１）形成以後のＮＰＮトランジスタのｈＦ
ｌ、に影響する熱処理工程を排除することができる。ま
た、下部電極領域（２８）形成の為の酸化膜パターン（
２７）と誘電体薄膜（２９〉配設の為の酸化膜パターン
（２７）を共通にできるので、フォトレジスト工程を省
略できる。

（へ）実施例 以下、本発明の一実施例を図面を参照しながら詳細に説
明する。

先ず第１図Ａに示す如く、Ｐ型のシリコン半導体基板（
２１）の表面にアンチモン（Ｓｂ）又はヒ素（Ａｓ）等
のＮ型不純物を選択的にドープしてＮ＋型埋込層（２２
）を形成し、基板（２１）全面に厚さ５〜１０μのＮ型
のエピタキシャル層（２３）を積層する。

次に第１図Ｂに示す如く、エピタキシャル層（２３）表
面からボロン（Ｂ）を選択的に拡散することによって、
埋込層（２２）を夫々取囲むようにエピタキシャル層（
２３）を貫通するＰ＋型の分離領域（２４）を形成する
。分離領域（２４）で囲まれたエピタキシャル層（２３
）が夫々の回路素子を形成する為のアイランド（２５）
となる。そして、ポジ又はネガ型のフォトレジストを利
用して１つのアイランド（２５）表面に選択的にボロン
（Ｂ）をイオン注入又は拡散することによりＮＰＮトラ
ンジスタのベースとなるベース領域（２６〉を形成する
。

次に第１図Ｃに示す如く、エピタキシャル層（２３）表
面のＣＶＤ又は熱酸化による酸化膜を選択的にエツチン
グ除去し、アイランド（２５）表面の窒化膜（ＳｉｓＮ
ａ）を配設すべき領域に開孔部を有する酸化膜パターン
（２７）を形成する。続いて、この酸化膜パターン（２
７）を利用してエピタキシャル層（２３）表面からＰ又
はＮ型の不純物を導入することによってＭＩＳ型容量の
下部電極となる下部電極領域（２８〉を形成する。不純
物はリン（Ｐ）、ヒ素（Ａｓ）、ボロン（Ｂ）等を利用
し、導入方法は選択拡散又はイオン注入法を利用する。

不純物濃度はＭＩＳ型容量のヒステリシス特性等の関係
から比較的高濃度、例えば１０　”ａｔｏｍｓ−Ｃｍ−
”以上あることが望ましい。

次に第１図りに示す如く、常圧ＣＶＤ法等の技術を利用
することによって酸化膜パターン（２７）をそのまま残
した状態のエピタキシャル層（２３）全面に膜厚数百〜
千数百人のシリコン窒化膜（ｓｉａｌを堆積する。シリ
コン窒化膜はシリコン酸化膜よりも高い誘電率を示すの
で、大容量を形成することが可能である。その後、シリ
コン窒化膜表面に周知のレジストパターンを形成し、リ
アクティブ・イオン・エツチング（ＲＩＥ）等のドライ
エ・ンチ技術を利用して選択的に除去することにより下
部電極領域（２８）の露出部分を全部覆う様なＭＩＳ型
容量の誘電体薄膜（２９）を形成する。そして、誘電体
薄膜（２９）を覆うように全面にＣＶＤ酸化膜を堆積さ
せる。

次に第１図Ｅに示す如く、今度はＮＰＮトランジスタの
ベース領域（２７）表面とアイランド（２５）表面の酸
化膜（３０）を開孔し、この酸化膜（３０）をマスクと
じてリン（Ｐ）を選択拡散することによりＮ８型のエミ
ッタ領域（３１）とコレクタコンタクト領域（３２）を
形成する。その後、再度全面にノンドープ又はリンドー
プの酸化膜を堆積させる。

次に第１図Ｆに示す如く、酸化膜（３０）上にネガ又は
ポジ型のフォトレジストによるレジストパターン（３３
）を形成し、沸酸によるウェットエツチングによって誘
電体薄膜（２９）上の所望の領域を開孔する。ウェット
エツチングではシリコン酸化膜（Ｓｉｇｎ）とシリコン
窒化膜（ＳｉＪ４）の選択比が高いので、誘電体薄膜（
２９）を露出することができる。

但し、誘電体薄膜（２９）の表面のうち一部は下部電極
領域（２８）取出し電極配設の為に酸化膜（３０）を残
しておく。

次に第１図Ｇに示す如く、再度酸化膜（３０〉上にレジ
ストパターン（３４）を形成し、今度はシリコン窒化膜
を開孔する為にリアクティブ・イオン・エツチング等の
ドライエッチ技術を利用して下部電極領域（２８）の表
面を露出させるコンタクト孔（３５）を形成する。と同
時に、ＮＰＮ　トランジスタのペース・エミッタ・コレ
クタフンタクト用のコンタクト孔（３６）を開孔する。

例えばＣＦ、ガスを使用したドライエツチングでは、シ
リコン酸化膜（Ｓｉ０２）とシリコン窒化膜（ｓｉｓＮ
ａ＞の選択比が小さいので、下部電極領域（２８）用コ
ンタクト孔（３５）とベース・エミッタ・コレクタ用コ
ンタクト孔（３６）の六開けが同時に行える。第１図Ｆ
と第１図Ｇの工程は反転してもかまわない。但し、コン
タクト孔（３５）（３６）形成と誘電体薄膜（２９）表
面を露出させる工程は同時に行ってはならない。

次に第１図Ｈに示す如く、エピタキシャル層（２３〉全
面に周知の蒸着又はスパッタ技術によりアルミニウム層
を形成し、このアルミニウム層を再度パターニングする
ことによって所望形状の電極（３５）と誘電体薄膜（２
９）上の上部電極（３６）を形成する。

面上した本願の製造方法によれば、ＭＩＳ型容量の下部
電極領域（２８）としてエミッタ拡散工程以前に形成し
たＰ又はＮ型の拡散領域を使用したので、誘電体薄膜（
２９）の製造工程をエミッタ拡散工程の前に配置するこ
とができる。すると、エミッタ領域（３１）形成用のリ
ン（Ｐ）のデポジットからリン（Ｐ）のドライブインの
間にＭＩＳ型容量形成の為の熱処理を配置する必要が無
く、デポジットによってリン（Ｐ）が初期拡散された状
態から即ＮＰＮトランジスタのり、８（電流増幅率）コ
ントロールの為の熱処理（ドライブイン）工程を行うこ
とができる。その為、ＮＰＮトランジスタのり、のばら
つきが少く、ＭＩＳ型容量を組み込んだことによるｈＦ
Ｅコントロールの難しさを解消できる。

また、ＭＩＳ型容量を組み込む組み込まないにかかわら
ずエミッタ領域（３１）の熱処理条件を一本化すること
ができるので、機種別の工程管理が極めて容易になる。

さらに本願の製造方法によれば、下部電極領域（２８）
形成の為の酸化膜パターン（２７）をそのまま利用して
窒化膜（ＳｉｓＮ４）のデポが行えるので、誘電体薄膜
（２９）形成の為に改めてバターニングする必要が無く
工程を簡略化できる。

（ト）発明の詳細 な説明した如く、本発明によればＭＩＳ型容量をオプシ
ョンデバイスとして追加したことによるＮＰＮトランジ
スタのり、のばらつきが僅んど無い、ＮＰＮトランジス
タのｈ□のコントロールが極めて容易な半導体集積回路
の製造方法を提供できる利点を有する。また、ＭＩＳ型
容量を組み込んだ機種とそうでない機種とでエミッタ領
域（３１）の処理条件を一本化できるので、機種別の工
程管理を簡略化でき、さらには異る機種のウェハーを同
一拡散炉内で熱処理するといった多機種少量生産が可能
になる利点をも有する。

そして、下部電極領域（２８）形成の為の酸化膜パター
ン（２７）と窒化膜（ＳｉｓＮａ　）デポジットの為の
酸化膜パターン（２７）を共通にできるので、工程の簡
略化が図れる利点をも有する。

【図面の簡単な説明】

第１図Ａ乃至第１図Ｈは夫々本発明を説明する為の断面
図、第２図は従来例を説明する為の断面図である。 〈２１）はＰ型半導体基板、　（２６）はＰ型ベース領
域、　（２７）は酸化膜パターン、　（２８）は下部電
極領域、　（２９）は誘電体薄膜、　（３１）はエミッ
タ領域である。

Claims (1)

【特許請求の範囲】
1. （１）一導電型半導体基板の上に逆導電型の埋込層を形
   成する工程、 前記基板の上に逆導電型のエピタキシャル層を形成する
   工程、 前記エピタキシャル層表面から一導電型の不純物を選択
   的に拡散することによって分離領域を形成し、複数個の
   アイランドを形成する工程、前記エピタキシャル層表面
   から一導電型の不純物を選択的に導入することによって
   １つのアイランド表面に縦型バイポーラトランジスタの
   ベース領域を形成する工程、 前記エピタキシャル層表面の絶縁膜を選択的に除去して
   絶縁膜パターンを形成し、このパターンをマスクとして
   一導電型又は逆導電型の不純物を導入することによりＭ
   ＩＳ型容量の下部電極領域を形成する工程、 前記下部電極領域上に前記絶縁膜パターンの開孔部を全
   て覆うＭＩＳ型容量の誘電体薄膜を堆積して形成する工
   程、 前記ベース領域表面に逆導電型の不純物を選択的に拡散
   することによって縦型バイポーラトランジスタのエミッ
   タ領域を形成する工程、 前記誘電体薄膜表面の大部分を露出すると共に、ドライ
   エッチングを利用することによって前記誘電体薄膜の一
   部を開孔し、前記下部電極領域用のコンタクト孔を形成
   する工程、 全面に導電体膜を形成し、前記露出した誘電体薄膜の上
   にＭＩＳ型容量の上部電極を、前記コンタクト孔部分に
   は前記下部電極領域とオーミックコンタクトする電極を
   配設する工程とを具備することを特徴とする半導体集積
   回路の製造方法。