JPH02137351A - 半導体集積回路装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は高精度の半導体抵抗素子を有するモノリシック
半導体集積回路装置に関し、特に半導体集積回路装置中
にて要求される抵抗値精度が実現できたか否かの検証の
容易な半導体抵抗素子を有する半導体集積回路装置に関
する。

〔従来の技術〕

従来のこの種の半導体集積回路装置に形成される半導体
抵抗素子を図面を参照して説明する。

第４図（Ａ）は従来の半導体抵抗素子の一例を示す製造
工程途中の平面図、第４図（Ｂ）は第４図（Ａ）のＦ／
−１１／’線における断面図である。図において、１は
Ｐ導電型シリコン基板であり、その表面にトランジスタ
、抵抗等の機能素子領域２を区画する６０００人〜１０
０００人の二酸化シリコン膜３が公知の選択酸化法によ
り構成される。４は、機能素子領域２に選択的に燐。

砒素等のＮ導電不純物をイオン注入法により導入するた
めのフォトレジスト等のマスク層である。このマスク層
４は二酸化シリコン膜３上に選択形成され、従って、二
酸化シリコン膜３によるパターン形状で決定さｈるＮ導
電型拡散層抵抗５が形成される。

又、第５図（Ａ）は他の従来例を示す平面図、第５図（
Ｂ）は第５図（Ａ）　（７）　Ｖ　−Ｖ　’線ｔ、＝　
オケル断面図である。前述の従来例と異なり、この例で
は、耐イオン注入マスク層４は、機能素子領域２上でパ
ターニングされ、従って、二酸化シリコン膜３の形状に
は依存せず、マスク層４によるパターン形状で決定され
るＮ導電型拡散抵抗５が形成される。

〔発明が解決しようとする課題〕 次に、上述した従来の半導体集積回路装置に形成される
半導体抵抗素子につき、その欠点を述べる。半導体集積
回路装置中に形成される半導体抵抗素子として必要な特
性は主としてその抵抗値が絶対値として精度が確保され
ていることであり、又、相対値として精度が確保されて
いることである。

相対精度に関しては、半導体抵抗素子は同一形状の抵抗
を複数本用意し、その直列接続又は並列接続を行なうこ
とにより比精度は比較的容易に達成できる。同一形状の
抵抗を複数本用意するという点では、第４図（Ａ）、　
（Ｂ）に示した例と、第５図（Ａ）、　（Ｂ）に示した
例とでは本質的に差異はない。

一方、絶対精度を問題とする場合、前者より後者の方が
有利となる。即ち、前者では、製造工程に起因するばら
つき要素は、機能素子領域２を定めるためのフォトリン
グラフィ工程、このフォトリソグラフィ工程を利用して
の選択エツチング工程、及び選択酸化工程、更に、Ｎ導
電不純物を導入するイオン注入工程のそれぞれで発生す
るのに対し、後者では耐イオン注入マスク４を形成する
フォトリソグラフィ工程、Ｎ導電不純物を導入するイオ
ン注入工程で発生する。

このばらつき要素の数の差により、後者の方が絶対精度
をより確保することが可能となる。

後者における欠点は、抵抗素子の形状を決定している耐
イオン注入マスク４が、イオン注入後は除去され、その
後の製造工程中、あるいは製造工程終了後に外観上は製
造工程の良否を判定できなくなる点にある。従って製造
工程時に不具合が発生した場合にも、不具合の発見が回
路機能の特性選別の工程になり、製造工程への製造条件
の見直し要請の連絡が遅れるという欠点がある。製造工
程中における絶対精度に影響する不具合の原因としては
、耐イオン注入マスク４のパターンの細り又は太り、及
び耐イオン注入マスクの位置合わせずれ、及び抵抗素子
形成時のイオン注入工程時の注入エネルギー、注入量の
過不足が考えられるが、通常、抵抗値のモニター素子か
らは抵抗値のずれが観測できるのみであり、原因の追求
が困難であるという欠点がある。

〔課題を解決するための手段〕

本発明の半導体集積回路装置は、半導体集積回路装置を
構成する単結晶半導体基体の一主面に第１導電型の第１
の領域を有し、該第１の領域に隣接しこれを囲む第１又
は第２導電型の第２の領域を有し、前記第２の領域で囲
まれた第１及び第２の前記第１の領域中に半導体集積回
路装置中に接続されて回路要素として動作する第１の半
導体抵抗素子と、製造条件の良否を判定するための第２
の半導体抵抗素子がそれぞれ形成され、前記第１及び第
２の半導体抵抗素子は第２導電型の第３の領域と、前記
第３の領域の両端に設けられた第２導電型の第４．第５
の領域とから構成され、前記第２の領域と前記第３、第
４．第５の領域との距離の少なくとも１つが、前記第２
の半導体抵抗素子において前記第１の半導体抵抗素子よ
り短く設定されることを特徴とする。

〔実施例〕

次に、本発明について図面を参照して詳細に説明する。

第１図（Ａ）乃至第１図（Ｃ）は、それぞれ本発明の第
１の実施例を説明するための、半導体抵抗素子の製造工
程途中に於ける平面図、第１図（ａ）のＩ−Ｉ’線にお
ける断面図及び位置合せずれが大きい場合の第１図（ａ
）のＩ−Ｉ’線における断面図である。図においてｌは
第１の領域となるＰ導電型シリコン基板であり、その表
面に機能素子領域２を区画する二酸化シリコン膜３が形
成されている。又、二酸化シリコン膜３の下部には一つ
の機能素子を他の一機能素子と絶縁分離するための第２
の領域となるＰ導電型拡散層６が形成される。Ｐ導電型
拡散層６は例えば選択酸化に先立ち、ボロンのイオン注
入１００ＫｅＶのエネルギーで１．０Ｅ１３〜３．０Ｅ
１３（Ｅ１３は１０１３を表す）のドーズ量で行なわれ
る。５は第３の領域となるＮ導電型拡散層であり、要求
される抵抗値に応じて例えば燐のイオン注入でＩ　Ｑ　
０ＫｅＶ〜１５０ＫｅＶのエネルギーで１．０Ｂ１２〜
５．０Ｅ１２の注入量で、第１の領域１の内側に形成さ
れる。７゜８はそれぞれ第４．第５の領域となるＮ導電
型拡散層であり、後工程で、この部分から配線電極の取
り出しを行なう。Ｎ導電型拡散層７，８は例えば砒素の
イオン注入で、７０ＫｅＶ５．０Ｅ１５〜１．０Ｅ１６
のドーズ量で形成される。

この実施例では、第２の領域となるＰ導電型拡散層６と
、第４；第５の領域となるＮ導電型拡散層７，８との距
離ｔｌ＋ｉ２が異なるよう構成される。例えばｔ　ｒ　
＝　０．８μｍ　　ｔ２＝０．４μｍが選ばれる。従つ
て、何の不具合もなく製造工程が終了した場合には、第
３．第４．第５の領域５，７．８で形成される半導体抵
抗素子の第４、第５の領域７，８における第１領域１と
のＰＮ接合耐圧は、それ自身による耐圧が見えることに
なる。一方、第１図（Ｃ）に示す如く、例えば第４．第
５の領域を形成するためのマスク形成工程で、位置合せ
誤差が０．５μｍ生じた場合には、第４の領域７におけ
るＰＮ接合耐圧が前述の不具合のない状況と同じになる
のに対し、第５の領域では第２の領域６との接触により
、ＰＮ接合耐圧の低下が観測される。これは、位置合せ
誤差がなく、マスクパターンの細りが０．５μｍ生じ、
第４．第５の領域が大きくなる場合にも同様である。従
って、第１の実施例では、第４の領域での第１の領域と
のＰＮ接合耐圧と、第５の領域での第１の領域とのＰＮ
接合耐圧とを比較することにより、不具合の発生の有無
が検出できる。

この実施例では、半導体集積回路装置中に接続されて回
路要素として動作する半導体抵抗素子（図示せず）の第
４．第５の領域における第２の領域との距離をともに前
述のｔｌと同じｔｏ＝０．８μｍとし、製造条件の良否
判定を行なう半導体抵抗素子の第４．第５の領域におけ
る第２の領域との距離を一方ではｔ　ｌ　＝　０．８μ
ｍとし他方でｔｇ＝０．４μｍとすることで、一方では
回路装置内の状況をモニターし、又他方では製造条件の
マージンのモニターを可能としている。

第２図（Ａ）は本発明の第２の実施例を説明するための
半導体抵抗素子の製造工程途中における平面図、第２図
（Ｂ）は第２図（Ａ）のｎ−ｎ’における断面図である
。図において、１０はＰ導電型シリコン基板であり、こ
の基板上にＰ導電埋込み拡散層２１、Ｎ導電埋込拡散層
２２が形成され、第１の領域となるＮ導電型エピタキシ
ャル層１１が成長され、第２の領域となるＰ導電型拡散
層１６が形成されている。Ｎ導電型エピタキシャル層１
１は０．５〜数Ω国の比抵抗を持ち、厚さ１．５μｍ〜
数μｍの厚さに形成される。Ｐ導電を拡散層１６は例え
ばイオン注入法により１００ＫｅＶのエネルギーでポロ
ンな５．０Ｅ１３〜２．０Ｅ１４の注入量で行ない、９
８０℃〜１０５０℃の窒素雰囲気中での熱処理により形
成される。第３の領域となるＰ導電型拡散層１５は例え
ばバイポーラトランジスタの真性ベース領域を形成する
工程と同一の工程、即ち、３０ＫｅＶ〜５０ＫｅＶでの
１．０Ｅ１３〜１．０Ｅ１４の注入量でのポロンのイオ
ン注入により形成され、又、第４．第５の領域となるＰ
導電型拡散層１７．１８は例えばベース電極の取り出し
領域の形成工程と同一の工程、即ち、５０ＫｅＶのエネ
ルギーでのボロンの５．０Ｅ１５〜１．０Ｅ１６の注入
量でのイオン注入により形成される。この第２の実施例
では第４の領域１７では第１の実施例と同様に、低不純
物濃度のＰ導電型拡散層１５の一端が高不純物濃度のＰ
導電型拡散層１７で囲まれ、Ｐ導電型拡散層１７の不具
合を検出するのに対し、第５の領域１８では低不純物濃
度のＰ導電型拡散層１９が高不純物濃度のＰ導電拡散層
１８より大きくなっており、よって低不純物濃度のＰ導
電拡散層１５及び１９の不具合の検出を行なえるよう構
成しである。本実施例では第２の領域１６と第４の領域
１７及び第５の領域１９との距離ｉ＋、ｔ２は共に４．
０μｍとされ、回路構成中に使用される抵抗素子部での
４．５μｍより小さく設定される。第２の実施例では、
半導体抵抗素子の一端、及び他端でのＰＮ接合耐圧の測
定により、異常なく製造された場合のＰＮ接合耐圧と比
較して、別個の工程での不具合を検出することが可能と
なる。

第３図（Ａ）は本発明の第３の実施例を説明するための
半導体抵抗素子の製造工程途中における平面図、第３図
（Ｂ）は第３図（Ａ）のｍ−ｍ’線における断面図であ
る。図において、第３．第４、第５の領域となるＰ導電
型拡散層１５，１．７゜１８は同一の製造工程で形成さ
れ、更に、二酸化シリコン膜３の端部に沿って同一工程
で第２の領域となるＰ導電型拡散層２３が第３．第４、
第５の領域となるＰ導電型拡散層１５，１７゜１８を囲
んで形成される。又、Ｐ導電型拡散層２３は、第４の領
域１７で半導体抵抗素子と接続が行なわれる。

この実施例では、Ｐ導電型拡散層１５，１７゜１８及び
２３を形成する工程でのパターン作製の細り又は太つの
検出を目的としている。前述の第１．第２の実施例がＰ
Ｎ接合耐圧の変化により製造条件をモニターするのに対
し、本実施例では、Ｐ導電型拡散層１８と２３との間の
バンチスルー電圧によりモニターを行なうものである。

〔発明の効果〕

以上詳細に説明したように本発明の半導体集積回路装置
は、回路要素の半導体抵抗素子以外に抵抗値管理を行な
う抵抗値モニタ一部分と、製造条件の不具合をＰＮ接合
耐圧あるいはバンチスルー電圧により検出する製造条件
の良否モニタ一部分とを複合する半導体抵抗素子を設け
ることにより、抵抗値のモニターのみでは管理が困難で
あった、あるいは不良発生時に原因の調査が困難であっ
た高精度の半導体抵抗素子の製造をより歩留よくできる
効果がある。

【図面の簡単な説明】

第１図（Ａ）乃至（Ｃ）はそれぞれ本発明の第１の実施
例を示す平面図、第１図（Ａ）のＩ−Ｉ’線断面図及び
位置ずれが大きい場合の第１図（Ａ）のＩ−Ｉ’線断面
図、第２図（Ａ）　、　（Ｂ）はそれぞれ本発明の第２
の実施例を示す平面図及び第２図（Ａ）のｕ−ｕ’線断
面図、第３図（Ａ）、　（Ｂ）はそれぞれ本発明の第３
の実施例を示す平面図及び第３図（Ａ）のｍ−ｍ’線断
面図、第４図（Ａ）。 （Ｂ）及び第５図（Ａ）、　（Ｂ）はそれぞれ従来の半
導体抵抗素子の一例及び他側を説明する平面図及び断面
図である。 １・・・・・・Ｐ導電型シリコン基板（第１の領域）、
２・・・・・・機能素子領域、３・・・・・・二酸化シ
リコン膜、４・・・・・・マスク層、５・・・・・・Ｎ
導電型拡散層（第３の領域）、６・・・・・・Ｐ導電型
拡散層（第２の領域）、７・・・・・・Ｎ導電型拡散層
（第４の領域）、８・・・・・・Ｎ導電型拡散層（第５
の領域）、１０・・・・・・Ｐ導電型シリコン基板、１
工・・・・・・Ｎ導電型エピタキシャル層（第１の領域
）、１５・・・・・・Ｐ導電型拡散層（第３の領域）、
１６・・・・・・Ｐ導電型拡散層（第２の領域）、１７
・・・・・・Ｐ導電型拡散層（第４の領域）、１８・・
・・・・導電型拡散層、１９・・・・・・Ｐ導電型拡散
層（第５の領域）、２１・・・・・・Ｎ導電埋込み拡散
層、２２・・・・・・Ｐ導電型埋込み拡散層、２３・・
・・・・Ｐ導電型拡散層（第２の領域）。 代理人　弁理士　　内　原　　　晋 竿 第 厘 、亭 回

Claims (2)

【特許請求の範囲】
1. （１）半導体集積回路装置を構成する単結晶半導体基体
   の一主面に第１導電型の第１の領域を有し、該第１の領
   域に隣接しこれを囲む第１又は第２導電型の第２の領域
   を有し、前記第２の領域で囲まれた第１及び第２の前記
   第１の領域中に半導体集積回路装置中に接続されて回路
   要素として動作する第１の半導体抵抗素子と、製造条件
   の良否を判定するための第２の半導体抵抗素子がそれぞ
   れ形成され、前記第１及び第２の半導体抵抗素子は第２
   導電型の第３の領域と、前記第３の領域の両端に設けら
   れた第２導電型の第４、第５の領域とから構成され、前
   記第２の領域と前記第３、第４、第５の領域との距離の
   少なくとも１つが、前記第２の半導体抵抗素子において
   前記第１の半導体抵抗素子より短く設定されることを特
   徴とする半導体集積回路装置。
2. （２）前記第２の領域と、半導体素子の前記第３、第４
   、第５の領域とが同一製造工程にて形成され、前記第２
   の領域が前記第４の領域で半導体抵抗素子に電気的に接
   続されていることを特徴とする特許請求の範囲第１項記
   載の半導体集積回路装置。