JPH02138750A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

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JPH02138750A
JPH02138750A JP63325455A JP32545588A JPH02138750A JP H02138750 A JPH02138750 A JP H02138750A JP 63325455 A JP63325455 A JP 63325455A JP 32545588 A JP32545588 A JP 32545588A JP H02138750 A JPH02138750 A JP H02138750A
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melting point
electrode
film
insulating film
substrate
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English (en)
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Yasutaka Kono
河野　康孝
Masayuki Sakai
酒井　将行
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Original Assignee
Mitsubishi Electric Corp
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は半導体装置の製造方法に関し、特に高融点金
属セルファラインゲートＧａＡｓ電界効果トランジスタ
の製造方法における、ゲート抵抗を低抵抗化する技術に
関するものである。
〔従来の技術〕
第７図（ａ）〜（１）は従来の半導体装置の製造方法を
説明するための図で、各主要工程における断面側面図を
示すものであり、以下これらの図を用いて製造方法につ
いて説明する。
まず第７図（ａ）に示すように半絶縁性ＧａＡｓ基板１
上の所望の位置にイオン注入により活性層２を形成し、
その後第７図（ｂ）に示すように半絶縁性ＧａＡｓ基板
１上全面にスパッタや蒸着等で高融点シリサイド層、例
えばＷＳｉｘ層３を被着し、そのゲートとなる部分上に
ホトレジスト膜６によるゲートパターンを形成する。
次に第７図ｆｃｌに示すようにホトレジスト膜６をマス
クとしてＷＳｉｘ層３をＣＦ４　＋Ｑ、やＳＦ＆ガスな
どを用いた反応性イオンエツチングにより選択的にエツ
チングする。そして選択エツチングされたＷＳｔｘ層３
、つまり高融点金属ゲートをマスクとしてイオン注入を
行いアニール処理を施して高濃度ドーピング層４を形成
する（第７図（ｄ））その後第７図（ｅ）に示すように
絶縁膜（Ｓｔｏｔ膜）５を例えばプラズマ気相成長装置
により半絶縁性ＧａＡｓ基板１上全面に被着し、さらに
第７図（ｆｌに示すようにホトレジスト膜９をレジスト
堆積装置により堆積して表面を平坦化する。
そしてホトレジスト膜９と絶縁膜５のエツチングレート
がほぼ同じになるような条件でエツチング装置によりＷ
Ｓｉｘ層３が露出するまでエッチバックしく第７図（ｇ
））、その後第７図ｆｈｌに示すようにホトレジスト膜
７でパターニングを行ない、例えばＴ　ｉ　／　Ｍ　Ｏ
／　Ａ　ｕ等の多層低抵抗金属Ｎ８を蒸着、リフトオフ
する。その後第７図（１）に示すようにソース・ドレイ
ン電極ＩＯを形成する。
〔発明が解決しようとする課題〕
ところが、従来の半導体装置の製造は以上のようになさ
れているため、特に高融点金属ゲート電極（Ｗ３ｉｘ膜
）３上部を露出させる工程においてウェハ全面に渡って
均一にＷＳｉｘ膜表面を露出させることが必要であり、
そのためには絶縁膜の膜厚及びホトレジスト塗布後の表
面の平坦性などエッチバック工程において高い均一性が
要求され、歩留り低下の原因となるという問題点があっ
た。
また絶縁膜の成長、ホトレジスト膜の塗布、さらに該ホ
トレジスト膜のエッチバックをそれぞれ別々の装置で行
わねばならず、作業性等に問題があった。
この発明は上記のような問題点を解消するためになされ
たもので、ウェハ面内で均一性良（高融点金属ゲート層
表面を露出でき、これにより簡単化した製造工程で低抵
抗ゲートを有する半導体装置を製造できる半導体装置の
製造方法を得ることを目的とする。
〔課題を解決するための手段〕
この発明に係る半導体装置の製造方法は、基板上に高融
点金属ゲート電極を選択的に形成した後、高周波基板バ
イアスを印加した電子サイクロトロン共鳴（ＥＣＴ）プ
ラズマ気相成長法により、上記基板のゲート電極以外の
領域を絶縁膜により被覆するようにしたものであり、ま
た上記高融点金属ゲート電極を高融点シリサイド層とそ
の上の高融点金属層とからなる電極構造とし、しかも該
高融点金属層の厚さを電極形成時のＲＩＥ時にはこの２
層が垂直に加工できる程度に薄く、かつスパッタエツチ
ングの際には十分な選択比が得られる程度に厚い膜厚と
したものである。
〔作用〕
この発明においては、基板上に高融点金属ゲート電極を
選択的に形成した後、高周波基板バイアスを印加した電
子サイクロトロン共鳴（ＥＣＲ）プラズマ気相成長法に
より、上記基板のゲート電極以外の領域を絶縁膜により
被覆するようにしたから、絶縁膜の堆積、平坦化、さら
には上記高融点金属ゲート電極上部の頭出しを一度に行
なうことができるとともに、高融点金属ゲート電極上部
の頭出しをウェハ面内で均一に行なうことができる。
さらに、上記高融点金属ゲート電極を高融点シリサイド
層とその上の高融点金属層とからなる電極構造とし、し
かも該高融点金属層の厚さを電極形成時のＲＩＥ時には
この２層が垂直に加工できる程度に薄く、かつスパッタ
エツチングの際には十分な選択比が得られる程度に厚い
膜厚とすることにより、高融点金属ゲート電極の頭出し
を該電極の削れ等を招くことなく安定に行なうことがで
きる。
〔実施例〕
以下、この発明の実施例を図について説明する。
第１図（８１〜（ｄ）は、本発明の第１の実施例による
半導体装置の製造方法を各主要工程順に示す断面側面図
であり、図において第７図と同一符号は同一のものを示
し、５ａは基板バイアスを印加しない電子サイクロトロ
ン共鳴プラズマ気相成長法（以下ＥＣＲプラズマＣＶＤ
法と記す）により、アルゴン、シラン、酸素の流量比６
；１；５．ガス圧カフ　Ｘ　１０−’Ｔｏｒｒの条件下
で形成された厚さ１０００人の酸化ケイ素膜、５ｂは８
０Ｗの高周波バイアスを基板１に印加したＥＣＲプラズ
マＣＶＤ法により形成された表面が平坦な酸化ケイ素膜
、５ＣはアルゴンガスのみのＥＣＲプラズマに８０Ｗの
高周波バイアスを印加し、酸化ケイ素膜５ｂをＷＳｉｘ
膜３が露出するまでスパッタリングして得られた酸化ケ
イ素膜である。
次に製造方法について説明する。
第１図（ａｌに示す工程までは従来方法の第７図（ａｌ
〜（ｄ＋の工程と同じである。ただし、ここではＷＳｉ
ｘ膜３の膜厚は３０００人である。
第７図ｆｄ）に示すように高融点金属ゲート電極（ＷＳ
ｉｘ膜）３を形成した後、第１図（ａｌに示すように基
板バイアスを印加しないＥＣＲプラズマＣＶＤ法により
、アルゴン、シラン、酸素の流量比６　：　１　：　５
．ガス圧カフＸ１０−’Ｔｏｒｒの条件下で、酸化ケイ
素膜５ａを１０００人堆積する。この場合、一般的なプ
ラズマＣＶＤと異なり、酸化ケイ素膜５ａはＷＳｉｘ膜
３の側壁には被着しない。
そして８０Ｗの高周波バイアスを基板ｌに印加して酸化
ケイ素膜５ｂを堆積する。この時、ＷＳｉｘ３上、の酸
化ケイ素膜５ａの端部では成膜速度よりもアルゴンによ
るスパッタエツチング速度が大きくなり、結果としてＷ
Ｓｉｘ３上の酸化ケイ素膜５ａは徐々に細り、最後には
第１図（ｂ）に示すような酸化ケイ素膜５ｂが形成され
る。次に同一装置内でアルゴンガスのみのＥＣＲプラズ
マに、８０Ｗの高周波バイアスを印加し、酸化ケイ素膜
５ｂをＷＳｉｘ３が露出するまでスパッタリングして絶
縁膜５ｃを形成する（第１図（（！ｌ）。
次に第１図（ｄ）に示すようにホトレジスト膜７でパタ
ーニングを行ない、蒸着、リフトオフ法で多層低抵抗金
属８、例えばＴ　ｉ　（２００人）　／　Ｍ　ｏ　（５
００人）　／　Ａ　ｕ　（５０００人）をＷＳｉｘ膜３
上に堆積する。最後にソース・ドレイン電極を形成して
、低抵抗ゲートを有する高融点金属セルファラインゲー
ト電界効果トランジスタを得る（第７図（１１参照）。
このように本実施例では、厚さ３０００人のＷＳｉｘ膜
からなる高融点金属ゲート電極３を形成した基板上に、
基板バイアスを印加しないＥＣＲ−プラズマＣＶＤ法に
より、酸化ケイ素膜５ａを１０００人堆積し、その後８
０Ｗの高周波バイアスを基板１に印加して平坦な酸化ケ
イ素膜５ｂを堆積し、さらにアルゴンガスのみのＥＣＲ
プラズマに８０Ｗの高周波バイアスを印加して、酸化ケ
イ素膜５ｂをＷＳｉｘ３が露出するまでスパッタリング
するようにしたので、ウェハ面内で均一性良＜ＷＳｉｘ
３上部の頭出しを行なうことができ、しかも単一のスパ
ッタリング装置で絶縁膜の形成とエッチバックとを行な
うことができ、絶縁膜の形成が簡単であり、これにより
簡単な製造工程で低抵抗ゲートを有する半導体装置を歩
留まり良く製造することができる効果がある。
ところが、上述の第１の実施例では、高融点シリサイド
からなる高融点金属電極３の頭出し工程（第１図Ｔｂｌ
、　（Ｃ）参照）での、Ｎ、＋Ａｒ混合ガスプラズマに
よるスパッタエッチの際、絶縁膜と高融点シリサイドの
選択比が十分でなく、高融点シリサイドの頭部が削れて
しまうという問題がある。
すなわち、第２図に示すように、スパンタ法による高融
点シリサイド膜３の基板１上への被着（第２図（ａ））
、ＲＩＥによる該高融点シリサイド３のパターニング加
工（第２図世））、さらにバイアスＥＣＲ−ＣＶＤ法あ
るいはバイアススパッタ法等を用いた、該高融点シリサ
イド電極３を覆う平坦化絶縁膜５ｂの形成（第２図（Ｃ
））を行った後、Ｎ、＋Ａｒ混合ガスプラズマによるス
パッタエッチにより、該平坦化絶縁膜５ｂをエッチバッ
クして高融点シリサイド電極の頭出しを行なう　（第２
図（ｄ））と、スパッタエッチの際、絶縁膜と高融点シ
リサイドの選択比が不十分であることから、高融点シリ
サイドの頭部が削れてしまう。このため完全な頭出しを
行なうためには、エッチバック量を大きくとらねばなら
ず、マージンが少なくなり工程が不安定になる。しかも
削られた高融点シリサイドが絶縁膜中にとりこまれるこ
とにより、デバイスの性能劣化を引き起こす可能性もあ
る。
そこでこのような頭出し工程での問題の対策として、高
融点シリサイド層３上に、高融点シリサイドに較べてス
パッタエツチングレートが小さい高融点金属を被せ、こ
の状態でエッチバックする方法がある。
以下、この電極の頭出し方法の原理を第３図を用いて説
明する。
まず、基板１上に高融点シリサイドのスパッタにより高
融点シリサイド膜３を形成し、さらに高融点金属スパッ
タにより高融点金属膜３ａを薄く形成した（第３図（ａ
））後、リアクティブイオンエツチング（以下ＲＴＥと
記す）によりパターンニング加工し、電極を形成する（
第３図（ｂｌ）。
その後全面に平坦化された絶縁膜５ｂを形成しく第３図
（Ｃ１）、その後膣絶縁膜５ｂをＮ２とＡｒの混合ガス
プラズマでスパッタエッチしてエッチバックすることに
より高融点シリサイド膜／高融点金属膜の２層構造の電
極の頭部を絶縁膜５Ｃから露出させる（第３図（ｄ））
。
この方法では、一般に高融点金属が高融点シリサイドに
較べてスパッタエツチングレートが小さいため、高融点
シリサイド上の高融点金属によりエッチバックの際の電
極部と絶縁膜との選択比を向上させることができ、これ
により電極の頭出しを電極の削れを招くことなく行なう
ことができる。
ところが高融点金属は高融点シリサイドよりもＲＩＥの
エツチングレートが一般に遅いため、高融点金属膜が厚
すぎると垂直に加工できない。すなわち第６図ｊａｌに
示すように、高融点シリサイド膜３上の高融点金属１！
３ａが厚い場合、これらをパターンニング加工すると、
高融点シリサイド膜３の方がその上の高融点金属膜３ａ
より深くサイドエッチされ、第６回出）のように高融点
金属膜３ａがひさし状につき出てしまう。この状態で平
坦化絶縁膜５ｂをバイアスＥＣＲ−ＣＶＤ法や、バイア
ススパンタ法で形成すると、第６図（Ｃ）に示すような
空洞Ａができる。そしてさらにこれをスパッタエッチす
ると、電極の両側の絶縁膜が第６図（ｄ＋のように異常
に深くエツチングされ埋り込みＢが形成されてしまう。
従って、高融点金属膜の厚さをスパッタエッチの際に電
極部と絶縁膜の選択比が十分となる程度に厚く、かつＲ
ＩＥ加工時に垂直に加工できる程度に薄くする必要があ
り、上記高融点金属膜の膜厚を最適化する必要がある。
次に本発明の第２の実施例である、上述の電極の頭出し
方法を用いた半導体装置の製造方法ついて説明する。
第４図はこの第２の実施例による半導体装置の製造方法
を工程順に説明するための断面図であり、ここでは上記
頭出し方法を電界効果型トランジスタ（以下ＦＥＴと呼
ぶ。）のゲート電極に対して適用し、上記絶縁膜から露
出しているゲート電極頭部にＡｕ電極を形成した場合に
ついて説明する。
まず、ＧａＡｓ基板１にＳｔを、注入エネルギ５０　Ｋ
　ｅＶ、　　ドーズ１４Ｘ１０”個／　ｃｆｌ！でイオ
ン注入して厚さ数千人の活性層２を形成し、ＷＳｉ（タ
ングステンシリサイド）のスパッタを行って厚さ３００
０人〜５０００人の高融点シリサイドＪｔｉ（ＷＳｉ膜
）３を、さらにＷ（タングステン）のスパッタを行って
厚さ１８０人の高融点金属層（Ｗ層）３ａを順次形成す
る（第４図（ａ））。
次にエツチングガスとしてＣＦ４＋Ｏｚを用いて約１０
分間ＲＩＥを行ってゲート電極を形成し、その後このゲ
ート電極をマスクとしてソース・ドレイン形成のための
Ｓｔの高濃度イオン注入を行なう（第４図ｆｂｌ）　、
なおこの時の注入エネルギ。
及びドーズ量はそれぞれ１５０ＫｅＶ、　　ドーズ量３
×１０１ｊ個／ｄである。
そして約８００℃でアニール処理を施した後、バイアス
ＥＣＲ−ＣＶＤ法あるいはバイアススパ、７り法により
反応ガスとして５ｚ−ｔａ＋ｏｚを用いて平坦化絶縁膜
（ＳｉＯ膜）５ｂを５０００人〜５５００人程度除去さ
に形成する（第４図（Ｃ））。
その後膣平坦化絶縁膜５ｂをＮ　ｚ　＋　Ａ　ｒ混合プ
ラズマにより１０〜３０分間スパッタエッチして、上記
ゲート電極の頭出しを行なう　（第４図（ｄ））。続い
てホトレジスト膜７ａをマスクとしてエツチングにより
絶縁膜５Ｃをパターンニングしく第４図（ｅ））、金属
層１０を蒸着しく第４図（ｆ））、リフトオフによりゲ
ートの両側にソース・ドレイン電極１０を形成する（第
４図（ｇ））。
さらに写真製版によるレジストマスクの形成後、リフト
オフ法により、絶縁膜から露出しているゲート頭部にＡ
ｕ電極８を重ねて形成しく第４図（ｈ））最後に全面に
パッシベーション膜（ＳｉＮ膜）１０１を形成して素子
を完成する（第４図（１））。
以上の工程により、ゲート抵抗の低減によるＦＥＴ動作
の高速化を図ることができる。しかも、ＦＥＴの雑音指
数Ｆ０は実験的に ｇｍ ｋｆ　：フィティングパラメータ ｆ　：動作周波数 Ｃ９１：ゲート・ソース間容量 Ｒｇ：ゲート抵抗 Ｒ３：ソース抵抗 ｇｍ：ｌｆ互コンダクタンス と表されるが、ゲート抵抗Ｒｇの低減により、低雑音化
が図れることになる。
このように本発明の第２の実施例によれば、ゲート電極
を高融点シリサイドとその上に積層した高融点金属とか
らなる電極構造とし、しかも高融点金属の厚さを、電極
形成のＲＩＥ時に、この二層が垂直に加工できる厚さ以
下で、かつスパッタエツチングの際、十分な選択比が得
られる厚さ以上であるように最適化したので、上記第１
の実施例の効果に加えてＮ２＋Ａｒ混合ガスプラズマに
よるスパッタエッチの際、絶縁膜と電極部分との選択比
を向上させ、絶縁膜から電極を露出させる工程を安定に
行なうことができる。
さらに第５図は本発明の第３の実施例を示す図であり、
ここでは、上述の電極の頭出し方法を用いて多層配線の
コンタクト部を形成する方法について説明する。図中第
４図と同一符号は同一または相当部分を示し、１１は基
板１上に形成された厚さ２０００人〜３０００人程度除
去層配線、１２は該下層配線１１と接続された厚さ５０
００人程度０上層配線であり、該両配線のコンタクトは
以下のように行なう。
まず半導体基板１上に下層配線１１を形成しく第５図（
ａｌ）、その後ＷＳｉスパッタ、及びＷスパッタを行っ
て高融点シリサイド層（ＷＳ　１Ｊｉ）　　３及び高融
点金属Ｊｌ　（Ｗ層）３ａを形成する（第５図（ｂ））
。その後上記第１の実施例と同様に、ＲＩＥにより該Ｗ
　Ｓ　ｉ　／Ｗ電極のパターンニング加工を行った後、
バイアスＥＣＲ−ＣＶＤにより平坦化絶縁膜５ｂを形成
しく第５図（Ｃ１）　、スパッタエッチにより電極の頭
出しく第５図（ｄ））を行った後、上層配線１２を形成
する（第５図（ｅ））。
この実施例では、上層配線１２を形成する面をほぼ平坦
にすることができ、これにより上層配線の断線不良など
を効果的に抑制することができる。
〔発明の効果〕
以上のように、この発明に係る半導体装置の製造方法に
よれば、基板上に高融点金属ゲート電極を選択的に形成
した後、高周波基板バイアスを印加した電子サイクロト
ロン共鳴プラズマ気相成長法により、上記基板のゲート
電極以外の領域に絶縁膜を形成してこの領域を被覆する
ようにしたので、ウェハ面内で均一性良く高融点金属ゲ
ート層表面を露出でき、しかも絶縁膜の形成を簡単に行
なうことかでき、これにより低抵抗ゲートを有する高性
能の電界効果トランジスタを歩留りよく製造することが
できる効果がある。
またさらに、高融点金属ゲート電極を、高融点シリサイ
ド層とその上に積層した高融点金属とからなる電極構造
とし、高融点金属層の厚さを、電極形成のＲＩＥ時には
、この２層が垂直に加工できる厚さ以下で、かつスパッ
タエツチングの際には、十分な選択比が得られる厚さ以
上であるように最適化することにより、Ｎｔ＋Ａｒ混合
ガスプラズマによるスパッタエッチの際、絶縁膜と電極
部分との選択比が向上することとなり、電極の頭部を露
出させる工程を安定して行なうこともてきる。
【図面の簡単な説明】
第１図はこの発明の第１の実施例による半導体装置の製
造方法を工程順に示す断面側面図、第２図はこの製造方
法における問題点を説明するための断面構造図、第３図
は上記実施例の製造方法における問題点を解決する方法
の原理を説明するための断面図、第４図は本発明の第２
の実施例による半導体装置の製造方法を工程順に示す断
面図、第５図は本発明の第３の実施例による半導体装置
の製造方法を工程順に示す断面図、第６図は上記第３図
に示す方法における高融点金属が厚すぎた場合の問題点
を説明するための断面図、第７図は従来の化合物半導体
装置の製造方法を工程順に示す断面図である。 １・・・半絶縁性ＧａＡｓ基板、２・・・活性層、３・
・・高融点シリサイド層、３ａ・・・高融点金属層、４
・・・高濃度ドーピング層、５，５ａ〜５Ｃ・・・絶縁
膜（平坦化絶縁膜）、６，７．９・・・ホトレジスト、
８は低抵抗金属層、１０・・・ソース・ドレイン電極、
１１・・・下層配線、１２・・・上層配線、１０１・・
・パッシベーション膜。 なお、図中同一符号は同−又は相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. （１）半絶縁性基板表面の所定領域に高融点金属ゲート
    電極を形成した後、該基板のゲート電極以外の領域に絶
    縁膜を形成してこの領域を被覆する工程を含む半導体装
    置の製造方法において、上記絶縁膜の形成は、 高周波基板バイアスを印加した電子サイクロトロン共鳴
    プラズマＣＶＤ法を用いて行なうことを特徴とする半導
    体装置の製造方法。
  2. （２）半絶縁性基板上に電極を形成する電極形成工程を
    有する半導体装置の製造方法において、該電極形成工程
    は、 上記半絶縁性基板上に高融点シリサイド層及び高融点金
    属層を順次スパッタ法により形成する第１の工程と、 これらの層をエッチングにより加工して高融点シリサイ
    ド層、高融点金属層の２層構造の電極を形成する第２の
    工程と、 全面に平坦化された絶縁膜を形成する第３の工程と、 該絶縁膜をスパッタエッチによりエッチバックして上記
    電極の頭部を絶縁膜から露出させる第４の工程とを含む
    ものであることを特徴とする半導体装置の製造方法。
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