JPH06140429A - 非対称形電界効果型トランジスタの製造方法 - Google Patents
非対称形電界効果型トランジスタの製造方法Info
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- JPH06140429A JPH06140429A JP4287587A JP28758792A JPH06140429A JP H06140429 A JPH06140429 A JP H06140429A JP 4287587 A JP4287587 A JP 4287587A JP 28758792 A JP28758792 A JP 28758792A JP H06140429 A JPH06140429 A JP H06140429A
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 22
- 230000005669 field effect Effects 0.000 title claims description 3
- 239000004020 conductor Substances 0.000 claims abstract description 36
- 239000000758 substrate Substances 0.000 claims abstract description 10
- 239000004065 semiconductor Substances 0.000 claims abstract description 6
- 239000012535 impurity Substances 0.000 claims abstract description 3
- 238000000034 method Methods 0.000 claims description 19
- 238000005530 etching Methods 0.000 claims description 18
- 238000007796 conventional method Methods 0.000 description 5
- 238000001020 plasma etching Methods 0.000 description 3
- 230000001681 protective effect Effects 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000002513 implantation Methods 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 238000004886 process control Methods 0.000 description 2
- 238000001771 vacuum deposition Methods 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- 230000001133 acceleration Effects 0.000 description 1
- 230000003213 activating effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
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-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04B—TRANSMISSION
- H04B17/00—Monitoring; Testing
- H04B17/20—Monitoring; Testing of receivers
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- H04—ELECTRIC COMMUNICATION TECHNIQUE
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Abstract
(57)【要約】 （修正有）
【目的】 高精度で、歩留まりの良い非対称形ＦＥＴの
製造方法を提供する。 【構成】 半導体基板１上にｎ型領域２、導電材料層
３、第１のマスク４ａ及び該第１のマスクに近接配置さ
れ且つ該第１のマスクより小さい第２のマスク４ｂを順
次形成し、両マスク４ａ及び４ｂを用いて前記導電材料
層３をエッチングして島状の第１の導電材料層３ａ及び
第２の導電材料層３ｂを形成し、両導電材料層３ａ及び
３ｂ間に露出した一導電型領域を第３のマスク５で被覆
し、前記第２の導電材料層３ｂが無くなるまで両導電材
料層３ａ及び３ｂをサイドエッチングして残った第１の
導電材料層３ａでゲート電極を形成し、不純物の導入処
理により前記基板の第１、第２及び第３のマスクで被覆
される領域外のｎ型領域を更に高濃度なｎ+型にしてソ
ース領域６ａ及びドレイン領域６ｂを形成する。
製造方法を提供する。 【構成】 半導体基板１上にｎ型領域２、導電材料層
３、第１のマスク４ａ及び該第１のマスクに近接配置さ
れ且つ該第１のマスクより小さい第２のマスク４ｂを順
次形成し、両マスク４ａ及び４ｂを用いて前記導電材料
層３をエッチングして島状の第１の導電材料層３ａ及び
第２の導電材料層３ｂを形成し、両導電材料層３ａ及び
３ｂ間に露出した一導電型領域を第３のマスク５で被覆
し、前記第２の導電材料層３ｂが無くなるまで両導電材
料層３ａ及び３ｂをサイドエッチングして残った第１の
導電材料層３ａでゲート電極を形成し、不純物の導入処
理により前記基板の第１、第２及び第３のマスクで被覆
される領域外のｎ型領域を更に高濃度なｎ+型にしてソ
ース領域６ａ及びドレイン領域６ｂを形成する。
Description
【０００１】
【産業上の利用分野】本発明は、ゲート／ソース間及び
ゲート／ドレイン間の間隔が異なる非対称形電界効果型
トランジスタ（以下、非対称形ＦＥＴと言う）の製造方
法に関する。
ゲート／ドレイン間の間隔が異なる非対称形電界効果型
トランジスタ（以下、非対称形ＦＥＴと言う）の製造方
法に関する。
【０００２】
【従来の技術】近年、衛星放送受信やコードレス電話等
の普及に伴い、これら高周波受信信号の増幅処理おう行
う高周波トランジスタの性能向上望まれている。その中
でも、コードレス電話等に使用される数十ｍＷ程度の電
力に対応するトランジスタについては、非対称に形成す
ることで性能向上を図る試みが成されている。即ち、ソ
ース／ゲート間の間隔については狭くすることで増幅率
の向上が図れ、また、ゲート／ドレイン間の間隔につい
ては広くすることで耐圧を高くすることができるのであ
る。
の普及に伴い、これら高周波受信信号の増幅処理おう行
う高周波トランジスタの性能向上望まれている。その中
でも、コードレス電話等に使用される数十ｍＷ程度の電
力に対応するトランジスタについては、非対称に形成す
ることで性能向上を図る試みが成されている。即ち、ソ
ース／ゲート間の間隔については狭くすることで増幅率
の向上が図れ、また、ゲート／ドレイン間の間隔につい
ては広くすることで耐圧を高くすることができるのであ
る。
【０００３】従って、このような非対称形ＦＥＴの製造
工程に於ては、ソース／ゲート間及びゲート／ドレイン
間夫々の間隔について、高精度に制御することが必要と
なっている。
工程に於ては、ソース／ゲート間及びゲート／ドレイン
間夫々の間隔について、高精度に制御することが必要と
なっている。
【０００４】そこで、以下に従来の非対称形ＦＥＴの製
造法を図６乃至図９に従って示す。
造法を図６乃至図９に従って示す。
【０００５】まず図７に示す如く、ＧａＡｓからなる半
導体基板１１上に、Ｓｉをイオン注入して、膜厚０．３
μｍのｎ型領域１２を形成する。続いて、通常の真空蒸
着法によりＷＳｉをｎ型層１２上に堆積し、膜厚０．３
μｍの導電材料層１３を形成する。
導体基板１１上に、Ｓｉをイオン注入して、膜厚０．３
μｍのｎ型領域１２を形成する。続いて、通常の真空蒸
着法によりＷＳｉをｎ型層１２上に堆積し、膜厚０．３
μｍの導電材料層１３を形成する。
【０００６】次に図８に示す如く、通常のフォトリソエ
ッチングを用いて導電材料層１３をエッチングして、ゲ
ート長Ｌｇ＝０．５μｍのゲート電極１３ａを形成す
る。続いてレジストを基板１１上全面に塗布し、フォト
マスク（図示しない）を位置合わせした後に感光して、
ゲート電極１３ａを被覆するようにチャネル長方向にＬ
ｃ＝２μｍの幅を持つマスク１５を形成する。この時、
マスク１５がゲート電極１３ａの一方にＬｃａ＝０．５
μｍ、他方にＬｃｂ＝１μｍ延在するようにフォトマス
クの位置合わせを制御する。
ッチングを用いて導電材料層１３をエッチングして、ゲ
ート長Ｌｇ＝０．５μｍのゲート電極１３ａを形成す
る。続いてレジストを基板１１上全面に塗布し、フォト
マスク（図示しない）を位置合わせした後に感光して、
ゲート電極１３ａを被覆するようにチャネル長方向にＬ
ｃ＝２μｍの幅を持つマスク１５を形成する。この時、
マスク１５がゲート電極１３ａの一方にＬｃａ＝０．５
μｍ、他方にＬｃｂ＝１μｍ延在するようにフォトマス
クの位置合わせを制御する。
【０００７】次に図９に示す如く、Ｓｉをイオン注入し
て、基板１１のマスク１５で被覆される領域外のｎ型領
域を更に高濃度のｎ+型領域にする。そして、ゲート電
極から一方に０．５μｍ離れた位置に形成されたｎ+型
領域をソース領域１６ａ、他方に１μｍ離れた位置に形
成されたｎ+型領域をドレイン領域１６ｂとし、更に、
マスク１５で被覆されたｎ型領域をｎ型動作領域とす
る。
て、基板１１のマスク１５で被覆される領域外のｎ型領
域を更に高濃度のｎ+型領域にする。そして、ゲート電
極から一方に０．５μｍ離れた位置に形成されたｎ+型
領域をソース領域１６ａ、他方に１μｍ離れた位置に形
成されたｎ+型領域をドレイン領域１６ｂとし、更に、
マスク１５で被覆されたｎ型領域をｎ型動作領域とす
る。
【０００８】最後に図１０に示す如く、通常のＥＣＲＣ
ＶＤ法によりＳｉＮを膜厚８００Å堆積して保護膜１７
を形成し、その後、８５０度で１０分間アニールし、ｎ
型動作領域１２ａ、ｎ+型のソース領域１６ａ及びドレ
イン領域１６ｂを活性化させることにより非対称形のＦ
ＥＴを得る。
ＶＤ法によりＳｉＮを膜厚８００Å堆積して保護膜１７
を形成し、その後、８５０度で１０分間アニールし、ｎ
型動作領域１２ａ、ｎ+型のソース領域１６ａ及びドレ
イン領域１６ｂを活性化させることにより非対称形のＦ
ＥＴを得る。
【０００９】しかしながら、上述の如き従来の製造方法
では、ソース／ゲート間及びゲート／ドレイン間夫々の
間隔について、それを決定する工程にフォトマスクの位
置合わせという精度面で信頼性の低い工程を伴っている
ため、高精度に制御できず、歩留まりの低下を招いてい
た。
では、ソース／ゲート間及びゲート／ドレイン間夫々の
間隔について、それを決定する工程にフォトマスクの位
置合わせという精度面で信頼性の低い工程を伴っている
ため、高精度に制御できず、歩留まりの低下を招いてい
た。
【００１０】
【発明が解決しようとする課題】従って、本発明は上記
問題に鑑みてなされたものであり、ソース／ゲート間及
びゲート／ドレイン間夫々の間隔について、それを決定
する工程を高精度に制御できるエッチングのプロセスコ
ントロールによって行うことで、歩留まりの良い非対称
形ＦＥＴの製造方法を提供するものである。
問題に鑑みてなされたものであり、ソース／ゲート間及
びゲート／ドレイン間夫々の間隔について、それを決定
する工程を高精度に制御できるエッチングのプロセスコ
ントロールによって行うことで、歩留まりの良い非対称
形ＦＥＴの製造方法を提供するものである。
【００１１】
【課題を解決するための手段】本発明の非対称形ＦＥＴ
の製造方法は、半導体基板の一主面に一導電型領域、導
電材料層、及びマスク層を順次形成する工程、該マスク
層をエッチングして第１のマスク、及び該第１のマスク
に近接配置され且つ該第１のマスクより小さい第２のマ
スクを形成する工程、該第１及び第２のマスクを用いて
前記導電材料層をエッチングし、島状の第１の導電材料
層及び第２の導電材料層を形成する工程、前記両導電材
料層間に露出した一導電型領域を第３のマスクで被覆す
る工程、前記第２の導電材料層が無くなるまで両導電材
料層をサイドエッチングし、残存した第１の導電材料層
でゲート電極を形成する工程、不純物の導入処理により
前記基板の第１、第２及び第３のマスクで被覆される領
域外の一導電型領域を更に高濃度な一導電型になし、該
高濃度一導電型領域からなるソース領域及びドレイン領
域を形成する工程を備えている。
の製造方法は、半導体基板の一主面に一導電型領域、導
電材料層、及びマスク層を順次形成する工程、該マスク
層をエッチングして第１のマスク、及び該第１のマスク
に近接配置され且つ該第１のマスクより小さい第２のマ
スクを形成する工程、該第１及び第２のマスクを用いて
前記導電材料層をエッチングし、島状の第１の導電材料
層及び第２の導電材料層を形成する工程、前記両導電材
料層間に露出した一導電型領域を第３のマスクで被覆す
る工程、前記第２の導電材料層が無くなるまで両導電材
料層をサイドエッチングし、残存した第１の導電材料層
でゲート電極を形成する工程、不純物の導入処理により
前記基板の第１、第２及び第３のマスクで被覆される領
域外の一導電型領域を更に高濃度な一導電型になし、該
高濃度一導電型領域からなるソース領域及びドレイン領
域を形成する工程を備えている。
【００１２】
【作用】本発明の非対称形ＦＥＴの製造方法によれば、
ソース／ゲート間及びゲート／ドレイン間夫々の間隔を
エッチングのプロセスコントロールだけで高精度に制御
することができる。
ソース／ゲート間及びゲート／ドレイン間夫々の間隔を
エッチングのプロセスコントロールだけで高精度に制御
することができる。
【００１３】
【実施例】本発明に係る非対称形ＦＥＴの製造方法につ
いて、以下にその各工程に於ける断面図を表す図１及至
図６を用いて説明する。
いて、以下にその各工程に於ける断面図を表す図１及至
図６を用いて説明する。
【００１４】まず図１に示す如く、ＧａＳａからなる半
導体基板１上に、Ｓｉをイオン注入して、厚さ０．３μ
ｍのｎ型層２を形成する。その際の注入条件は、加速電
圧が４０ＫＶ、ドーズ量が３×１０12／ｃｍ3とする。
続いて、通常の真空蒸着法によりＷＳｉをｎ型層２上に
厚さ０．４μｍ堆積し、導電材料層３を形成する。続い
て、後述のイオン注入の際にマスクとして使用するため
のＳｉＯ2膜を通常のＣＶＤ法を用いて０．２μｍ堆積
し、マスク層４を形成する。
導体基板１上に、Ｓｉをイオン注入して、厚さ０．３μ
ｍのｎ型層２を形成する。その際の注入条件は、加速電
圧が４０ＫＶ、ドーズ量が３×１０12／ｃｍ3とする。
続いて、通常の真空蒸着法によりＷＳｉをｎ型層２上に
厚さ０．４μｍ堆積し、導電材料層３を形成する。続い
て、後述のイオン注入の際にマスクとして使用するため
のＳｉＯ2膜を通常のＣＶＤ法を用いて０．２μｍ堆積
し、マスク層４を形成する。
【００１５】次に図２に示す如く、通常のフォトリソエ
ッチングを用いてマスク層４をエッチングし、幅Ｗａ＝
１．１μｍの第１のマスク４ａ、及び該第１のマスク４
ａから０．３μｍ離れて、幅Ｗｂ＝０．６μｍの第２の
マスク４ｂを形成する。この時点で、第１のマスク４ａ
の幅及び第２のマスク４ｂの幅の差（Ｗａ−Ｗｂ）がゲ
ート長Ｌｇ＝０．５μｍを決定し、また、両マスクの幅
及びその間隔の和（Ｗａ＋Ｗｂ＋Ｄ）がチャネル長Ｌｃ
＝２μｍを決定することになる。
ッチングを用いてマスク層４をエッチングし、幅Ｗａ＝
１．１μｍの第１のマスク４ａ、及び該第１のマスク４
ａから０．３μｍ離れて、幅Ｗｂ＝０．６μｍの第２の
マスク４ｂを形成する。この時点で、第１のマスク４ａ
の幅及び第２のマスク４ｂの幅の差（Ｗａ−Ｗｂ）がゲ
ート長Ｌｇ＝０．５μｍを決定し、また、両マスクの幅
及びその間隔の和（Ｗａ＋Ｗｂ＋Ｄ）がチャネル長Ｌｃ
＝２μｍを決定することになる。
【００１６】次に図３に示す如く、両マスク４ａ及び４
ｂを用いたＲＩＥによるドライエッチングで、導電材料
層３を垂直加工する。そして、エッチングがｎ型層２ま
で達した時点で、プラズマエッチングに切り替えてサイ
ドエッチングを行い、島状の第１の導電材料層３ａ及び
第２の導電材料層３ｂを形成する。ここでのサイドエッ
チングはゲート長Ｌｇを調節するためのものであり、本
実施例ではサイドエッチングの量が０．１μｍとなるよ
うにエッチングする時間を制御する。尚、このサイドエ
ッチングは、ゲート長Ｌｇの調節が不要な時には、行わ
なくてもよい。
ｂを用いたＲＩＥによるドライエッチングで、導電材料
層３を垂直加工する。そして、エッチングがｎ型層２ま
で達した時点で、プラズマエッチングに切り替えてサイ
ドエッチングを行い、島状の第１の導電材料層３ａ及び
第２の導電材料層３ｂを形成する。ここでのサイドエッ
チングはゲート長Ｌｇを調節するためのものであり、本
実施例ではサイドエッチングの量が０．１μｍとなるよ
うにエッチングする時間を制御する。尚、このサイドエ
ッチングは、ゲート長Ｌｇの調節が不要な時には、行わ
なくてもよい。
【００１７】次に図４に示す如く、両導電材料層３ａ及
び３ｂ間にレジストを埋め込んで、第３のマスク６を形
成する。
び３ｂ間にレジストを埋め込んで、第３のマスク６を形
成する。
【００１８】この後図５に示す如く、再度プラズマエッ
チングを用いて第２の導電材料層３ｂがなくなるまでサ
イドエッチングを行う。この時、残った第１の導電材料
層３ａは幅Ｌｇ＝１μｍとなり、それがゲート電極とな
る。その後、Ｓｉをイオン注入するが、ｎ型層２のうち
第１、第２及び第３のマスクで被覆された領域にはイオ
ンが届かないため、その領域にはｎ型の動作領域２ａが
形成され、また、露出している領域にはｎ+型のソース
領域６ａ及びドレイン領域６ｂが形成される。その際の
注入条件は加速電圧４０ＫＶ、ドーズ量５×１０18／ｃ
ｍ3とする。このイオン注入は導電材料層３を垂直加工
し終えた時点で行ってもよい。
チングを用いて第２の導電材料層３ｂがなくなるまでサ
イドエッチングを行う。この時、残った第１の導電材料
層３ａは幅Ｌｇ＝１μｍとなり、それがゲート電極とな
る。その後、Ｓｉをイオン注入するが、ｎ型層２のうち
第１、第２及び第３のマスクで被覆された領域にはイオ
ンが届かないため、その領域にはｎ型の動作領域２ａが
形成され、また、露出している領域にはｎ+型のソース
領域６ａ及びドレイン領域６ｂが形成される。その際の
注入条件は加速電圧４０ＫＶ、ドーズ量５×１０18／ｃ
ｍ3とする。このイオン注入は導電材料層３を垂直加工
し終えた時点で行ってもよい。
【００１９】最後に図６に示す如く、第１乃至第３のマ
スク４ａ、４ｂ及び６を夫々除去した後、通常のＥＣＲ
ＣＶＤ法によりＳｉＮを厚さ８００Å堆積し、保護膜７
を形成する。その後、８５０度で１０分間アニールし、
ｎ型動作領域２ａ、ｎ+型のソース領域６ａ及びドレイ
ン領域６ｂを活性化させて、本発明の非対称形ＦＥＴを
得る。
スク４ａ、４ｂ及び６を夫々除去した後、通常のＥＣＲ
ＣＶＤ法によりＳｉＮを厚さ８００Å堆積し、保護膜７
を形成する。その後、８５０度で１０分間アニールし、
ｎ型動作領域２ａ、ｎ+型のソース領域６ａ及びドレイ
ン領域６ｂを活性化させて、本発明の非対称形ＦＥＴを
得る。
【００２０】このようにして得られる非対称形ＦＥＴ
は、高周波信号（例えば１．９ＧＨｚ）の増幅に使用で
き、衛星放送受信装置やコードレス電話等の受信回路へ
の適用が可能である。このＦＥＴの高信頼性によって、
衛星放送受信装置やコードレス電話等の性能向上に寄与
できる。
は、高周波信号（例えば１．９ＧＨｚ）の増幅に使用で
き、衛星放送受信装置やコードレス電話等の受信回路へ
の適用が可能である。このＦＥＴの高信頼性によって、
衛星放送受信装置やコードレス電話等の性能向上に寄与
できる。
【００２１】
【発明の効果】上述の如く、本発明の非対称形ＦＥＴの
製造方法によれば、ソース／ゲート間及びゲート／ドレ
イン間夫々の間隔をエッチングのプロセスコントロール
だけで行うため、高い精度で制御できて歩留まりが向上
する。
製造方法によれば、ソース／ゲート間及びゲート／ドレ
イン間夫々の間隔をエッチングのプロセスコントロール
だけで行うため、高い精度で制御できて歩留まりが向上
する。
【図１】本発明の非対称形ＦＥＴの製造方法に係る第１
の工程に於断面図。
の工程に於断面図。
【図２】本発明の非対称形ＦＥＴの製造方法に係る第２
の工程に於断面図。
の工程に於断面図。
【図３】本発明の非対称形ＦＥＴの製造方法に係る第３
の工程に於断面図。
の工程に於断面図。
【図４】本発明の非対称形ＦＥＴの製造方法に係る第４
の工程に於断面図。
の工程に於断面図。
【図５】本発明の非対称形ＦＥＴの製造方法に係る第５
の工程に於断面図。
の工程に於断面図。
【図６】本発明の非対称形ＦＥＴの製造方法に係る第６
の工程に於断面図。
の工程に於断面図。
【図７】従来の非対称形ＦＥＴの製造方法に係る第１の
工程に於断面図。
工程に於断面図。
【図８】従来の非対称形ＦＥＴの製造方法に係る第２の
工程に於断面図。
工程に於断面図。
【図９】従来の非対称形ＦＥＴの製造方法に係る第３の
工程に於断面図。
工程に於断面図。
【図１０】従来の非対称形ＦＥＴの製造方法に係る第４
の工程に於断面図。
の工程に於断面図。
１：半導体基板 Ｌｇ：ゲート長 ２：ｎ型層 Ｌｃ：チャネル
長 ２ａ：ｎ型動作領域 Ｌｃａ：ゲート
／ソース間の距離 ３：導電材料層 Ｌｃｂ：ソース
／ドレイン間の距離 ３ａ：第１の導電材料層 ３ｂ：第２の導電材料層 ４：マスク層 ４ａ：第１のマスク ４ｂ：第２のマスク ５：第３のマスク ６ａ：ソース領域 ６ｂ：ドレイン領域 ７：保護膜
長 ２ａ：ｎ型動作領域 Ｌｃａ：ゲート
／ソース間の距離 ３：導電材料層 Ｌｃｂ：ソース
／ドレイン間の距離 ３ａ：第１の導電材料層 ３ｂ：第２の導電材料層 ４：マスク層 ４ａ：第１のマスク ４ｂ：第２のマスク ５：第３のマスク ６ａ：ソース領域 ６ｂ：ドレイン領域 ７：保護膜
Claims (1)
- 【請求項１】 半導体基板の一主面に一導電型領域、導
電材料層、及びマスク層を順次形成する工程、 該マスク層をエッチングして第１のマスク、及び該第１
のマスクに近接配置され且つ該第１のマスクより小さい
第２のマスクを形成する工程、 該第１及び第２のマスクを用いて前記導電材料層をエッ
チングし、島状の第１の導電材料層及び第２の導電材料
層を形成する工程、 前記両導電材料層間に露出した一導電型領域を第３のマ
スクで被覆する工程、 前記第２の導電材料層が無くなるまで両導電材料層をサ
イドエッチングし、残存した第１の導電材料層でゲート
電極を形成する工程、 不純物の導入処理により前記基板の第１、第２及び第３
のマスクで被覆される領域外の一導電型領域を更に高濃
度な一導電型となし、該高濃度一導電型層からなるソー
ス領域及びドレイン領域を形成する工程を備えた非対称
形電界効果型トランジスタの製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4287587A JPH06140429A (ja) | 1992-10-26 | 1992-10-26 | 非対称形電界効果型トランジスタの製造方法 |
| US08/142,212 US5568135A (en) | 1992-10-26 | 1993-10-25 | Remote control method and unit for a radio unit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4287587A JPH06140429A (ja) | 1992-10-26 | 1992-10-26 | 非対称形電界効果型トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06140429A true JPH06140429A (ja) | 1994-05-20 |
Family
ID=17719231
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4287587A Pending JPH06140429A (ja) | 1992-10-26 | 1992-10-26 | 非対称形電界効果型トランジスタの製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5568135A (ja) |
| JP (1) | JPH06140429A (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5946303A (en) * | 1995-11-29 | 1999-08-31 | Siemens Information And Communication Networks, Inc. | Automatic configuration of a remote communication interface via the alarm indication signal |
| KR100233261B1 (ko) * | 1996-11-16 | 1999-12-01 | 이계철 | 대국장애표시신호를 이용한 1+1 양방향 선로절체 제어방법 |
| US6035266A (en) * | 1997-04-16 | 2000-03-07 | A.L. Air Data, Inc. | Lamp monitoring and control system and method |
| US6714895B2 (en) * | 2000-06-28 | 2004-03-30 | A.L. Air Data, Inc. | Lamp monitoring and control unit and method |
| FR2765701B1 (fr) * | 1997-07-03 | 1999-08-20 | Sgs Thomson Microelectronics | Circuit de detection d'anomalie d'acces a la pile dans un microcontroleur |
| US6151482A (en) * | 1997-09-30 | 2000-11-21 | Telefonaktiebolaget Lm (Publ) | Operation and maintenance link for antenna equipment |
| KR100338672B1 (ko) * | 1998-07-22 | 2002-09-26 | 삼성전자 주식회사 | 이동통신시스템에서기지국성능을측정하기위한시스템및방법 |
| SE514049C2 (sv) * | 1999-03-24 | 2000-12-18 | Teracom Ab | Metod för testmottagning av alternativa mottagningsfrekvenser |
| AU4667300A (en) * | 1999-06-07 | 2000-12-28 | Spike Broadband Systems, Inc. | Remote controlled programmable transceiver |
| US6765954B1 (en) * | 1999-08-16 | 2004-07-20 | Globespanvirata, Inc. | System and method for implementing a delta-sigma modulator integrity supervisor |
| CN103841592B (zh) * | 2012-11-27 | 2017-12-05 | 中兴通讯股份有限公司 | 一种微波设备托管的实现方法及装置 |
| US9667312B2 (en) * | 2015-01-13 | 2017-05-30 | Hughes Network Systems, Llc | Radio based automatic level control for linear radio calibration |
| JP7622505B2 (ja) * | 2021-03-26 | 2025-01-28 | 富士通株式会社 | 通信システム、通信装置及び異常監視方法 |
| US11621752B1 (en) * | 2022-03-28 | 2023-04-04 | Qualcomm Incorporated | Transmit power violation protection mechanism in a radio unit of a disaggregated base station |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4184118A (en) * | 1977-10-03 | 1980-01-15 | Motorola, Inc. | Base station feedback reporting system |
-
1992
- 1992-10-26 JP JP4287587A patent/JPH06140429A/ja active Pending
-
1993
- 1993-10-25 US US08/142,212 patent/US5568135A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| US5568135A (en) | 1996-10-22 |
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