JPH02138764A - 集積回路の多量製造方法 - Google Patents

集積回路の多量製造方法

Info

Publication number
JPH02138764A
JPH02138764A JP63292889A JP29288988A JPH02138764A JP H02138764 A JPH02138764 A JP H02138764A JP 63292889 A JP63292889 A JP 63292889A JP 29288988 A JP29288988 A JP 29288988A JP H02138764 A JPH02138764 A JP H02138764A
Authority
JP
Japan
Prior art keywords
integrated circuit
conductive pattern
width direction
insulating substrate
conductive patterns
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP63292889A
Other languages
English (en)
Other versions
JPH0715967B2 (ja
Inventor
Akira Kazami
風見 明
Masakazu Yamagishi
正和 山岸
Sumio Ishihara
石原 純夫
Kiyoshi Takahashi
清 高橋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Priority to JP63292889A priority Critical patent/JPH0715967B2/ja
Priority to US07/429,410 priority patent/US5032542A/en
Priority to KR1019890016854A priority patent/KR930001266B1/ko
Publication of JPH02138764A publication Critical patent/JPH02138764A/ja
Publication of JPH0715967B2 publication Critical patent/JPH0715967B2/ja
Anticipated expiration legal-status Critical
Expired - Lifetime legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H05ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05KPRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K3/00Apparatus or processes for manufacturing printed circuits
    • H05K3/0097Processing two or more printed circuits simultaneously, e.g. made from a common substrate, or temporarily stacked circuit boards

Landscapes

  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (イ)産業上の利用分野 本発明は集積回路の多量製造方法、特に多品種の集積回
路を同時に多量に製造できる集積回路の多量製造方法に
関する。
(ロ)従来の技術 従来の半導体素子の多量製造方法としては特公昭45−
1137号公報の如きパンチングメタルフレーム方法お
よび特公昭47−3206号公報のフィルムキャリア方
法が知られている。しかしながらこれらの方法が適用き
れるのは電力消費の小さいモノリシック集積回路に限ら
れ、また各ノード片は自己支持されなくてはならないの
である程度以上に細くできずピン数の多い大規模集積回
路には適していないのである。
上述した従来の欠点を大幅に改善した集積回路の多量製
造方法を本願出願人は特公昭63−29414号公報に
提案し、以下にその製造方法を第3図乃至第6図を参照
して説明する。
まず第3図に示す如く、長板状の金属基板(1)を準備
し、基板(1)の長手方向に一定間隔でインデックス孔
(2)あるいはスリット孔(3)を形成する。金属基板
(1)としては1■厚のアルミニウムを用い、例えば7
0mmX1000皿の長板サイズとする。インデックス
孔(2)あるいはスリット孔(3)はいずれかが形成さ
れ、完成される集積回路が大きいものには第3図Bの如
くスリット孔(3)を用い、逆に小きいものは第3図A
の如くインデックス孔(2)を用いる。このインデック
ス孔(2)あるいはスリット孔り3)はプレスで打抜か
れ、後工程の機械的手段による位置の割り出しとして用
いられる。従って完成きれる混成集積回路の大きさに従
ってインデックス孔(2)あるいはスリット孔(3)の
間隔が選ばれる。更に詳述すると第3図Aは基板(1)
の幅方向の両端にインデックス孔(2)を設け、インデ
ックス孔(2)で割り出される区画(4)に2個の集積
回路を備えている。第3図Bは基板(1)の幅方向に長
いスリット孔(3)で各区画(4)を区切り、区画(4
)に1個の集積回路を形成するものである。これから明
らかな様に基板(1)の幅を標準化することによって同
一サイズの基板(1)で様々の大きさの集積回路を形成
できる。
次に第4図に示す如くインデックス孔(2)あるいはス
リット孔(3)で割り出される基板(1)上の多数の区
画(4)・・・(4)に導電パターン(5)を形成する
。区画(4)内には一つあるいは複数の導電パターン(
5)が形成でき、また異種の導電パターン(5)を同一
区画(4)内あるいは異なる区画(4)に形成できる。
前述した基板(1)は周知の陽極酸化によってその表面
に酸化アルミニウム被膜(図示せず)が形成され、更に
基板(1)の−主面に第6図に示す如く導電パターン(
5〉が形成される。先ず第6図Aの如く導電金属箔(6
)例えば銅箔が粘着きれる。
金属箔(6)表面はスクリーン印刷によって所望の導電
パターン(5)を露出してレジスト(7)でマスクされ
、貴金属(金、銀、白金)メツキ層(8)が第6図Bの
如く金属箔(6)表面にメツキきれる。然る後レジスト
を除去して貴金属メツキ層(8)をマスクとして金属箔
(6)のエツチングを行い第6図Cの如く所望の導電パ
ターン(5)・・・(5)が形成される。スクリーン印
刷による導電パターン(5)・・・(5)の細さはo、
smmが限界であるので、極細配線を必要とするときは
周知の写真蝕刻技術に依り約2μまでの極細導電パター
ン(5)・・・(5)が可能となる。極細導電パターン
(5)は従来のパンチングメタルフレームやフィルムキ
ャリアでは出来なかったがこの方法では可能となり、ピ
ン数の多い大規模集積回路の組立や高周波回路に利用で
きる。
尚本工程で多層配線が必要なときは形成された導電パタ
ーン(5)上に更にポリイミドなどの絶縁層を形成しそ
の上にスクリーン印刷で導電塗料を印刷して焼成するこ
とで実現できる。
また本工程で抵抗等の回路素子を組込むときは周知のス
クリーン印刷技術によって抵抗塗料を金属基板(1)に
印刷して焼成して形成する。
続いて第5図に示す如く、導電パターン(5)の所望の
パッド(51)上に半導体集積回路等の半導体素子(9
)を導電ペーストを用いて固着し、バッド(51)に隣
接する導電パターン(5〉と対応する半導体素子(9)
の電極とを金あるいはアルミニウム細線でボンディング
して接続する。
然る後インデックス孔(2)あるいはスリット孔(3)
を用いて機械的にコマ送りを行いながら測定される導電
パターン(5)に通電して半導体素子(9)および他の
回路素子を含む回路機能検査を行う。
斯る検査で抵抗等が組込まれている場合はファンクショ
ナルトリミングをして回路機能の調整を行い、更に半導
体素子(9)が所定の回路機能を出さないときは半導体
素子り9)を除去して再生を行い歩留の大幅向上をはか
る。また必要ならばボンディング細線の接着強度の測定
も行なえる。
即ち本工程では封止前に回路機能検査を連結された状態
で行なえるので極めて効率よく測定やトノミングが行な
え且つ不良品の再生もできるので大幅な歩留向上を達成
される。
更に断る検査後半導体素子(9)および保護を必要とす
る回路素子にはシリコンレジンを塗布して素子およびボ
ンディング細線を保護する。また斯る素子はトランスフ
ァモールドにより部分的にモールドができる。
斯上の工程の後金属基板(1)に連結された状態で完成
きれた多数の集積回路はプレスによって金属基板(1)
から個別集積回路として分離される。
このプレスはインデックス孔(2)あるいはスリット孔
(3)に従って機械的に位置を割り出して行なえるので
極めて効率が良い。このプレスでは雄型金型の周端部の
みを基板(1)に当接させて行うので基板(1)上の素
子は影響を受けない。
個別集積回路には外部リードが半田付けされた後樹脂ケ
ースで封止するかエポキシ樹脂のデイピングによってシ
ールを行って完成される。
〈ハ)発明が解決しようとする課題 斯上した改善きれた従来の集積回路の多量製造方法では
、一つの長板状の金属基板(1)には同一の導電パター
ン(5)を一の区画(4)に一つあるいは複数個形成し
ており、一つの金属基板(1)から−種類の集積回路し
か多量製造できない問題点を有している。
またーの区画(4)あるいは異なる区画(4)に異なる
導電パターン(5)を形成してもその組み合せは固定さ
れており、個別集積回路に分離されるまでは一体化して
製造工程を流されるので夫々の組立工程を必ず通る必要
があり、極めて製造効率が悪い問題点があった。
更に定められた品種の多量生産には適していたが、多品
種少量生産には不適である問題点もあった。
(ニ)課題を解決するための手段 本発明は斯上した諸々の問題点に鑑みてなされ、リボン
状の絶縁基板にインデックス孔により割り出される区画
に複数の異なる導電パターンを形成し、各集積回路に共
通する基板形成工程を終了した後連結した個別集積回路
に分離し、個別集積回路を同一の導電パターンを有する
機種毎に選別し、各機種毎に専用の組立工程を行うこと
により、従来の問題点を改良した集積回路の多量製造方
法を実現するものである。
(ホ)作用 本発明に依れば、リボン状の絶縁基板にインデックス孔
で割り出される幅方向の区画に同一の複数の導電パター
ンを形成し、各導電パターンに夫々同一機種毎に個別の
標識記号を付し、基板形成工程終了後に絶縁基板より個
別集積回路基板を連結して分離し、この連結した個別集
積回路基板を標識記号に従って同−機種毎に選別して、
個別機種毎に専用の組立工程を行う。この結果、各機種
に共通する基板形成工程を同時に多量に処理でき、各機
種毎に異なる組立工程を個別の専用組立ラインで行うの
で極めて効率の良い多機種少量生産を行なえる特徴を有
する。
(へ)実施例 以下に第1図および第2図を参照して本発明の種々の実
施例を説明する。
まず第1図Aに示す如く、リボン(長板)状の絶縁基板
(11)を用意し、基板(11)の長手方向に所望の間
隔で両端にインデックス孔(12)を形成する。絶縁基
板(11)としては0.5〜1mn厚の金属、例えばア
ルミニウムを用い、具体的には1゜000nnX100
,0OOanのリボンサイズとする。この絶縁基板(1
1)は給送用の大口径、例えば直径10mのローラーに
巻き取られており、このローラーから順次送り出される
。絶縁基板(11)にはその両端にプレス機で所定の間
隔、具体的には形成きれる導電パターンのサイズに対応
した間隔でインデックス孔(12)が打ち抜いて形成さ
れ、後工程の機械的手段による位置の割り出しおよび基
板の送り用として用いられる。
更に具体的に説明すると、第1図Aに点線で示す領域が
個別集積回路基板(13)であり、右側より最初のイン
デックス孔(12)で決まる区画(14)には同一機種
A、A、Aが3列はど基板(11)の幅方向に配列され
ている。次の異なる間隔のインデックス孔(12)で決
まる区画(14)には異種の同一機種B、B、Bが3列
はど同様に配列きれている。更に次の異なる間隔のイン
デックス孔(12)で決まる区画(14)には更に異種
の同一機種C,C,Cが3列はど同様に配列されている
。続いて次の区画にはAが、その次の区画にはCが同様
に配列される。従ってこの配列パターンを本実施例では
A −B−C−A−Cと決めているが、A−A−B−B
−Cでも、A−A−A−B−Cでも任意に決められ、最
終的にA、B、Cの機種の必要個数に応じて決定できる
また同一区画(14)内の個別集積回路基板(13)は
その中央付近で隣接する基板(13)と連結細条(20
)で連結きれ、組立工程においても複数個の個別集積回
路基板(13)も一体として流す。
なお第1図Aでは3列のパターンのみしか示していない
が、列は任意に設定できることは明白であり、区画(1
4)により列の数を変更もできる。
次に第1図Bに示す如く、インデックス孔(12)で割
り出される基板(11)の多数の区画(14)・・・(
14)に導電パターン(15)を形成する。導電パター
ン(15)の形成は従来と同様に第6図に示す方法で達
成される。即ち、アルミニウムの基板(11)は周知の
陽極酸化によってその表面に酸化アルミニウム被膜(図
示せず)が形成され、更に基板(11)の−主面に第1
図Bに示す如く導電パターン(15)が形成される。先
ず第6図Aの如く導電金属箔(6)例えば銅箔が粘着さ
れる。金属箔(6)表面はスクリーン印刷によって所望
の導電パターン(15)を露出してレジスト(7)でマ
スクされ、貴金属(金、銀、白金)メツキ層(8)が第
6図Bの如く金属箔(6)表面にメツキされる。然る後
レジストを除去して貴金属メツキM(8)をマスクとし
て金属箔(6)のエツチングを行い第6図Cの如く所望
の導電パターン〈15)・・・(15)が形成きれる。
スクリーン印刷による導電パターン(15)・・・(1
5)の細さは0.5調が限界であるので、極細配線を必
要とするときは周知の写真蝕刻技術に依り約2μまでの
極細導電パターン(15)・・・(15)が可能となる
本工程で大切な点は、レジスト(7)のスクリーン印刷
である。レジスト(7)のスクリーン印刷はインデック
ス孔(12)で割り出された一つの区画(14)に対し
て行なわれ、印刷方向は絶縁基板(11〉の幅方向とな
る。従って、予じめ導電パターン(15〉の配列に対応
した、例えばA−A−A、B−B−B 、 C−C−C
のシルクマスクを用意し、イ〉・デックス孔(12)の
間隔を検出して対応するシルクマスクでレジスト(7)
をスクリーン印刷する。
更に本工程で大切な点は、スクリーン印刷時に各導電パ
ターン(15)に対応した個別の識別記号(16)を印
刷する。即ち、第1図Bでは余白部にバーコードを印刷
し、銅箔のパターンで識別記号(16)を入れる。なお
識別記号(16)の他の形成方法を第2図に示す。第2
図では余白部に形状の異なる、例えば円、四角、三角等
のパンチング孔(17)を形成している。
なお第1図Bで点線で示す各領域には夫々導電パターン
が形成されているが、図面上は省略されている。
次に第1図Cに示す如く、抵抗素子(18)の形成をす
る。抵抗素子(18)は同様に区画(14)毎に所定の
シルクマスクを用いて抵抗ペーストをスクリーン印刷し
て焼成して形成する。
上述した第1図Aから第1図Cが基板形成工程であり、
いかなる機種の集積回路も不可避の工程である0本発明
では多品種を同一のリボン状の基板(11)上に形成し
て同時に多量製造する点に特徴がある。
次に第1図りに示す如く、基板(11)より個別集積回
路基板(13)・・・り13)をプレスによって連結し
た状態で分離する。このプレスはインデックス孔(12
)により機械的に位置の割り出しを行い、雄型金型で基
板(13)・・・(13)の周端のみを当接させて基板
(13)の反りを利用して打抜く。従って基板(13)
・・・(13)上の素子は何ら影響を受けない。同一区
画(14)内の基板(13)は連結細条(20)で連結
され、後の組立工程をこの状態で流される。
次に第1図Eに示す如く、連結した個別集積回路基板(
13)を標識記号(16)に従って同一の導電パターン
(15)を有する同一機種、例えばA、B、C毎に選別
し、その後各機種毎に専用の組立工程を流す。
本工程の特徴は基板(11)より分離された種々の機種
の連結された個別集積回路基板(13)・・・(13)
を標識記号(16)を検出して夫々の機種に分類してい
る。この結果、基板(11)上にランダムに形成された
種々の機種の個別集積回路基板(13)・・・(13)
を個々の機種に選別され、その後個別の組立工程へと移
行して行く。
組立工程では各機種毎に載置する半導体素子(19)、
チップコンデンサ、チップ抵抗が異なるので、各機種毎
の組立を行う方がはるかに効率が良くなる。組立工程は
半導体素子(19)やチップ部品を導電パターン(15
)上に載置するダイボンディング工程と、半導体素子(
19)の電極と対応する導電パターン(15)とを金あ
るいはアルミニウムのボンディングワイヤで接続するワ
イヤボンディング工程と、回路機能検査や特性の調整を
行うファンクショナルトリミング等を行う検査工程より
構成されている。ダイボンディング工程では、導電パタ
ーン(15)の所望位置に半導体集積回路等の半導体素
子(19)を導電ペーストを用いて固着し、チ・ノブ部
品(図示せず)は半田付けする。次にワイヤボンディン
グ工程では、自動デジタルボンダー装置により半導体素
子(19)の電極と導電パターン(15)とをパターン
認識しながら超音波ボンディングあるいはネールへラド
ボンディングによりボンディングワイヤで自動的に接続
する。検査工程では、導電パターン〈15)に通電して
半導体素子(19)および他の回路素子を含む回路機能
検査を行う。
斯る検査で抵抗等が組込まれている場合はファンクショ
ナルトリミングをして回路機能の調整を行い、更に半導
体素子(19)が所定の回路機能を出さないときは半導
体素子(19)を除去して再生を行い歩留の大幅向上を
はかる。また必要ならばボンディング細線の接着強度の
測定も行なえる。即ち本工程では封止前に回路機能検査
を連結きれた状態で行なえるので極めて効率よく測定や
トリミングが行なえ且つ不良品の再生もできるので大幅
な歩留向上を達成される。更に斯る検査後半導体素子(
19)および保護を必要とする回路素子にはシリコンレ
ジンを塗布して素子およびボンディング細線を保護する
。また斯る素子はトランスファモールドにより部分的に
モールドができる。
上述した組立工程では個別集積回路基板(13)は常に
連結された状態で流れているので、工程での取り扱いが
容易であり、選別するときの回数も減らせる。
更に検査工程を終了した個別集積回路は連ff?j細条
(20)で切断して個別集積回路基板り13)・・・(
13)に分離した後、外部リードが半田付けされ、樹脂
ケースで封止するかエポキシ樹脂のデイピングによって
シールを行って完成する。
(ト)発明の効果 本発明に依れば、すべての機種に共通する基板形成工程
を一つのリボン状の基板(11)で同時に行い、組立工
程は各機種毎に専用で行っているので、多品種少量生産
においても多量製造の利点を得ることができる。
次に基板(11)上には任意の機種の配列ができるので
、各機種の生産数量に対応して個別集積回路(13)の
配列を選択でき、極めてフレキシブルな生産を実現でき
る利点を有する。
更に基板(11)上の個別集積回路(13)には固有の
標識記号り16)を導電パターン(15)のスクリーン
印刷時に形成しているので、基板形成工程終了後に基板
(11)から分離しても各機種毎の選別が極めて容易に
行なえる利点を有する。
更に組立工程は各機種専用の組立ラインを流すので、そ
の機種に専用の半導体素子(19)やチップ部品を導電
パターン(15)に載置するだけで良く、最短の組立工
程時間で組立できる利点を有する。
更に組立工程で連結した状態で個別集積回路基板(13
)を流すので、取り扱いがグループとなり単一のものに
比べて極めて効率的である。
【図面の簡単な説明】
第1図A乃至第1図Eは本発明の集積回路の多量製造方
法を説明する上面図、第2図は本発明の他の実施例を説
明する上面図、第3図乃至第6図は従来の集積回路の多
量製造方法を説明する上面図および断面図である。

Claims (8)

    【特許請求の範囲】
  1. (1)リボン状の絶縁基板にその長さ方向に異種サイズ
    の導電パターンに対応した間隔でインデックス孔を形成
    する工程と、 前記インデックス孔により割り出された前記絶縁基板の
    幅方向の一の区画には一の種類の複数の同一の導電パタ
    ーンを形成し、幅方向の他の区画には他の種類の複数の
    同一の導電パターンを形成する工程と、 前記絶縁基板より同一区画の同一の導電パターンを含む
    個別集積回路基板を連結して分離し、同一の導電パター
    ンを有する連結した個別集積回路基板毎に選別する工程
    と、 前記同一の導電パターンを有する連結した個別集積回路
    基板毎に専用の組立ラインで前記導電パターン上の所望
    位置に半導体素子を固着し且つボンディング細線による
    各導電パターンとの接続を行う工程とを具備することを
    特徴とする集積回路の多量製造方法。
  2. (2)前記インデックス孔で割り出される前記絶縁基板
    の幅方向の一の区画に幅方向にスクリーン印刷をして一
    の種類の複数の同一の導電パターンのレジスト層を形成
    し、その後前記インデックス孔で割り出される幅の方向
    の他の区画に幅方向にスクリーン印刷をして他の種類の
    複数の同一の導電パターンのレジスト層を形成すること
    を特徴とする請求項1記載の集積回路の多量製造方法。
  3. (3)リボン状の絶縁基板に所定の間隔でインデックス
    孔を形成する工程と、 前記インデックス孔により割り出される前記絶縁基板の
    幅方向の一の区画には一の種類の複数の同一の導電パタ
    ーンを形成し、同様に前記インデックス孔で割り出され
    る他の区画には他の種類の複数の同一の導電パターンを
    形成する工程と、前記絶縁基板より同一区画の同一の導
    電パターンを含む個別集積回路基板を連結して分離し、
    同一の導電パターンを有する連結した個別集積回路基板
    毎に選別する工程と、 前記同一の導電パターンを有する連結した個別集積回路
    基板毎に専用の組立ラインで前記導電パターンの所望位
    置に半導体素子を固着し且つボンディング細線による各
    導電パターンとの接続を行う工程とを具備することを特
    徴とする集積回路の多量製造方法。
  4. (4)前記インデックス孔で割り出される前記絶縁基板
    の幅方向の一の区画に幅方向にスクリーン印刷をして一
    の種類の複数の同一の導電パターンのレジスト層を形成
    し、その後前記インデックス孔で割り出される幅の方向
    の他の区画に幅方向にスクリーン印刷をして他の種類の
    複数の同一の導電パターンのレジスト層を形成すること
    を特徴とする請求項3記載の集積回路の多量製造方法。
  5. (5)リボン状の絶縁基板にその長さ方向に異種の導電
    パターンに対応した間隔でインデックス孔を形成する工
    程と、 前記インデックス孔により割り出される前記絶縁基板の
    幅方向の一の区画には一の種類の複数の同一の導電パタ
    ーンおよび個別の標識記号を形成し、同様に前記インデ
    ックス孔で割り出される幅方向の他の区画には他の種類
    の複数の同一の導電パターンおよび個別の他の標識記号
    を形成する工程と、 前記絶縁基板より同一区画の同一の導電パターンおよび
    各標識記号を含む個別集積回路基板を連結して分離し、
    前記個別集積回路基板の前記標識記号により同一の導電
    パターンを有する連結した個別集積回路基板毎に選別す
    る工程と、 前記同一の導電パターンを有する連結した個別集積回路
    基板毎に専用の組立ラインで前記導電パターン上の所望
    位置に半導体素子を固着し且つボンディング細線による
    各導電パターンとの接続を行う工程とを具備することを
    特徴とする集積回路の多量製造方法。
  6. (6)前記標識記号としてバーコードを用いることを特
    徴とする請求項5記載の集積回路の多量製造方法。
  7. (7)リボン状の絶縁基板に所定の間隔でインデックス
    孔を形成する工程と、 前記インデックス孔により割り出される前記絶縁基板の
    幅方向の一の区画には一の種類の複数の同一の導電パタ
    ーンおよび個別の標識記号を形成し、同様に前記インデ
    ックス孔で割り出される幅方向の他の区画には他の種類
    の複数の同一の導電パターンおよび個別の他の標識記号
    を形成する工程と、 前記絶縁基板より同一区画の同一の導電パターンおよび
    各標識記号を含む個別集積回路基板を連結して分離し、
    前記個別集積回路基板の前記標識記号により同一の導電
    パターンを有する連結した個別集積回路基板毎に選別す
    る工程と、 前記同一の導電パターンを有する連結した個別集積回路
    基板毎に専用の組立ラインで前記導電パターン上の所望
    位置に半導体素子を固着し且つボンディング細線による
    各導電パターンとの接続を行う工程とを具備することを
    特徴とする集積回路の多量製造方法。
  8. (8)前記識別記号としてバーコードを用いることを特
    徴とする請求項7記載の集積回路の多量製造方法。
JP63292889A 1988-11-18 1988-11-18 集積回路の多量製造方法 Expired - Lifetime JPH0715967B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP63292889A JPH0715967B2 (ja) 1988-11-18 1988-11-18 集積回路の多量製造方法
US07/429,410 US5032542A (en) 1988-11-18 1989-10-31 Method of mass-producing integrated circuit devices using strip lead frame
KR1019890016854A KR930001266B1 (ko) 1988-11-18 1989-11-26 집적회로의 다량 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP63292889A JPH0715967B2 (ja) 1988-11-18 1988-11-18 集積回路の多量製造方法

Publications (2)

Publication Number Publication Date
JPH02138764A true JPH02138764A (ja) 1990-05-28
JPH0715967B2 JPH0715967B2 (ja) 1995-02-22

Family

ID=17787693

Family Applications (1)

Application Number Title Priority Date Filing Date
JP63292889A Expired - Lifetime JPH0715967B2 (ja) 1988-11-18 1988-11-18 集積回路の多量製造方法

Country Status (1)

Country Link
JP (1) JPH0715967B2 (ja)

Also Published As

Publication number Publication date
JPH0715967B2 (ja) 1995-02-22

Similar Documents

Publication Publication Date Title
KR100555337B1 (ko) 테이프 캐리어
US3968563A (en) Precision registration system for leads
US7045392B2 (en) Semiconductor device and method of fabrication thereof, semiconductor module, circuit board, and electronic equipment
US5032542A (en) Method of mass-producing integrated circuit devices using strip lead frame
JPH03132061A (ja) 集積回路の多量製造方法
JP3609539B2 (ja) 電子部品の製造方法、電子部品の出荷形態化方法、電子部品集合体、およびこの電子部品集合体の使用方法
JPH02138764A (ja) 集積回路の多量製造方法
JPH03132062A (ja) 集積回路の多量製造方法
JPS6329414B2 (ja)
JPH02138763A (ja) 集積回路の多量製造方法
JPH02163956A (ja) 集積回路の多量製造方法
JPH03104129A (ja) 集積回路の多量製造方法
GB2177262A (en) Making printed circuits
JPH02237094A (ja) 混成集積回路の製造方法
JPH0226390B2 (ja)
JPH02244667A (ja) 混成集積回路基板の製造方法
JPS60242632A (ja) 集積回路の多量製造方法
JPS5815945B2 (ja) リ−ドフレ−ムハンドウタイソウチ
JPS60242630A (ja) 集積回路の多量製造方法
JPS6220694B2 (ja)
US4410574A (en) Printed circuit boards and methods for making same
JPH0529395A (ja) Tabテープの製造方法
JPS6152977B2 (ja)
JPH02215185A (ja) 混成集積回路の製造方法
JPH02215180A (ja) 混成集積回路及びその製造方法