JPH02138765A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPH02138765A
JPH02138765A JP63189213A JP18921388A JPH02138765A JP H02138765 A JPH02138765 A JP H02138765A JP 63189213 A JP63189213 A JP 63189213A JP 18921388 A JP18921388 A JP 18921388A JP H02138765 A JPH02138765 A JP H02138765A
Authority
JP
Japan
Prior art keywords
lead frame
die pad
semiconductor device
chip
concentration
Prior art date
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Pending
Application number
JP63189213A
Other languages
English (en)
Inventor
Jiyuri Katou
加藤　樹里
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/551—Materials of bond wires
    • H10W72/552—Materials of bond wires comprising metals or metalloids, e.g. silver
    • H10W72/5522—Materials of bond wires comprising metals or metalloids, e.g. silver comprising gold [Au]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、半導体装置に関する。特に熱ストレスに強い
高信頼度を必要とする半導体装置において有効である。
［従来の技術］ 従来、モールド樹脂でパッケージされた集積回路におい
て、リードフレーム、ダイパッド、マタ［課題を解決す
るための手段］ 本発明では、リードフレーム、ダイパッド、マたは、チ
ップの少なくとも一部分の端をラウンド化するか、かど
を取ることにより、封止樹脂からの熱応力集中を回避し
ている。熱応力の集中が回避されるため、実装時や半導
体使用時にパッシベーションクラックが発生しない。
［実施例］ 以下、実施例を用いて説明する。第１図は、本発明によ
るＬＳＩチップを樹脂封止した半導体装置の断面図であ
る。ダイパッド２上には、ＬＳＩチップ３が形成され、
パッド５とリードフレーム６は、金ワイヤ−４で接続さ
れ、モールド樹脂１によりパッケージされている。リー
ドフレーム６の端１０．ダイパッドの端１１．１１’　
　またはチップ３の端１２は、ラウンド化されている。
従来、これらの端は、はぼ垂直に構成されていたため、
樹脂の熱応力が生じ、パッジページ１ンクランクが多発
していた部分である。
［発明の効果コ 本発明では、この部分を第２図に示すようにラウンド化
するか、第６図に示すようにかどを取ることにより、ス
トレスの集中を緩和した。従って、本発明ではモールド
樹脂封止時、実装時、及び半導体装置使用時の熱応力集
中がなくパッシベーションクラックの発生しない高信頼
度の半導体装置を提供する。
【図面の簡単な説明】
第１図は本発明によるＬＳＩを樹脂封止した半導体装置
の断面図。 第２図は本発明によるダイパッド端の構造断面図。 第６図は本発明によるリードフレーム端のもη膜断面図
。 １・・・・・・・・・モールド樹脂 ２・・・・・・・・・ダイパッド ３・・・・・・・・・ＬＳＩチップ ４・・・・・・・・・金ワイヤ ５・・・・・・・・・パッド ６・・・・・・・・・リードフレーム １０・・・・・・リードフレーム端 １１．１１’　・・・・・・ダイパッド端１２・・・・
・・チ、プ端

Claims (1)

    【特許請求の範囲】
  1. モールド樹脂によりパッケージされた集積回路において
    、リードフレーム、ダイパッド、またはチップの端がラ
    ウンド化されていることを特徴とする半導体装置。
JP63189213A 1988-07-28 1988-07-28 半導体装置 Pending JPH02138765A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO1992004730A1 (fr) * 1990-09-10 1992-03-19 Fujitsu Limited Dispositif a semi-conducteurs et son procede de fabrication

Cited By (2)

* Cited by examiner, † Cited by third party
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WO1992004730A1 (fr) * 1990-09-10 1992-03-19 Fujitsu Limited Dispositif a semi-conducteurs et son procede de fabrication
US5440170A (en) * 1990-09-10 1995-08-08 Fujitsu Limited Semiconductor device having a die pad with rounded edges and its manufacturing method

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