JPH02139971A - 半導体装置 - Google Patents
半導体装置Info
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- JPH02139971A JPH02139971A JP1243595A JP24359589A JPH02139971A JP H02139971 A JPH02139971 A JP H02139971A JP 1243595 A JP1243595 A JP 1243595A JP 24359589 A JP24359589 A JP 24359589A JP H02139971 A JPH02139971 A JP H02139971A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
- H10D64/647—Schottky drain or source electrodes for IGFETs
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- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は高電圧集積回路（ＩＧ）装置、特にラテラル絶
縁ゲートバイポーラトランジスタ（Ｌ［ＧＴ又はＬＩＧ
ＢＴ）装置のＩＣ装置に関するものである。
縁ゲートバイポーラトランジスタ（Ｌ［ＧＴ又はＬＩＧ
ＢＴ）装置のＩＣ装置に関するものである。
（従来の技術）
高電圧ＩＣ装置は多くの商業上重要な用途に使用されて
いる。斯る装置を実現するために種々のラテラル金属−
酸化物一半導体（ＭＯＳ）構造が提案されている。これ
らのラテラルＭＯ５構造の設計者の注目は小面積のＩＣ
チップ内で低いオン抵抗値及び短かいターンオフ時間特
性を達成することに集中している。
いる。斯る装置を実現するために種々のラテラル金属−
酸化物一半導体（ＭＯＳ）構造が提案されている。これ
らのラテラルＭＯ５構造の設計者の注目は小面積のＩＣ
チップ内で低いオン抵抗値及び短かいターンオフ時間特
性を達成することに集中している。
この種の既知のラテラルＭＯ５構造は優れたターンオフ
時間特性を示すラテラル２重拡散ＭＯＳ ）ランジスタ
（ＬＤＭＯＳ又はＬＤＨＯＳＴ）である、しかし、高電
力用途に必要とされる比較的低い値のオン抵抗値を達成
するためには代表的ＬＤＭＯ５装置は多くの場合その面
積を不経済に大きくしなければならなくなる。
時間特性を示すラテラル２重拡散ＭＯＳ ）ランジスタ
（ＬＤＭＯＳ又はＬＤＨＯＳＴ）である、しかし、高電
力用途に必要とされる比較的低い値のオン抵抗値を達成
するためには代表的ＬＤＭＯ５装置は多くの場合その面
積を不経済に大きくしなければならなくなる。
ＬＩＧＴ装置はＬＤＭＯＳ装置に構造が類似する（例え
ば ｒＰｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ
ＩＥＤＭ−ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅｓ ＭｅｅｔｉｎｇＪワシントン デ
イ−シー、１９８７年１２月６〜９日、第７７８〜７８
１頁のニス、ムカーリー等の論文”ＬＤＭＯＳ ａｎｄ
ＬＩＧＴＳ ｉｎＣＭＯ５Ｔｅｃｈｎｏｌｏｇｙ ｆ
ｏｒ Ｐｏｗｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕ
ｉｔｓ及びｒｌＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅ
ｓｔ １９８４Ｊ第２５８〜２６１頁アール、ジャイア
ラマン等の論文”ＣｏｍｐａｒｉｓｏｎＯｆ旧ｇｈ Ｖ
ｏｌｔａｇｅ Ｄｅｖｉｃｅｓ ｆｏｒ Ｐｏｗｅｒ
Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ”参照） 、
ＬＩＧＴ装置はＬＤＭＯＳに必要とされる面積より著
しく小さい面積で所定の低い値のオン抵抗を得ることが
できる。
ば ｒＰｒｏｃｅｅｄｉｎｇｓ ｏｆ ｔｈｅ
ＩＥＤＭ−ＩｎｔｅｒｎａｔｉｏｎａｌＥｌｅｃｔｒｏ
ｎ Ｄｅｖｉｃｅｓ ＭｅｅｔｉｎｇＪワシントン デ
イ−シー、１９８７年１２月６〜９日、第７７８〜７８
１頁のニス、ムカーリー等の論文”ＬＤＭＯＳ ａｎｄ
ＬＩＧＴＳ ｉｎＣＭＯ５Ｔｅｃｈｎｏｌｏｇｙ ｆ
ｏｒ Ｐｏｗｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕ
ｉｔｓ及びｒｌＥＤＭ Ｔｅｃｈｎｉｃａｌ Ｄｉｇｅ
ｓｔ １９８４Ｊ第２５８〜２６１頁アール、ジャイア
ラマン等の論文”ＣｏｍｐａｒｉｓｏｎＯｆ旧ｇｈ Ｖ
ｏｌｔａｇｅ Ｄｅｖｉｃｅｓ ｆｏｒ Ｐｏｗｅｒ
Ｉｎｔｅｇｒａｔｅｄ Ｃ１ｒｃｕｉｔｓ”参照） 、
ＬＩＧＴ装置はＬＤＭＯＳに必要とされる面積より著
しく小さい面積で所定の低い値のオン抵抗を得ることが
できる。
（発明が解決しようとする課題）
しかし、これまで提案されているＬＩＧ↑装置はターン
オフ時間がＬＤＭＯＳのターンオフ時間より長いという
不利がある０代表的な従来の装置は米国特許第４６１８
８９２号及び同第４６７２４０７号、欧州特許出願第０
１１１８０３号、同第０２０１１９４５号及び同第０２
２８１０７号、及び英国特許出願第２０８８６３１号に
開示されている。
オフ時間がＬＤＭＯＳのターンオフ時間より長いという
不利がある０代表的な従来の装置は米国特許第４６１８
８９２号及び同第４６７２４０７号、欧州特許出願第０
１１１８０３号、同第０２０１１９４５号及び同第０２
２８１０７号、及び英国特許出願第２０８８６３１号に
開示されている。
従って、当業者はＬＩＧＴ装置のターンオフ時間をその
所望の低いオン抵抗値及び小面積特性を維持しながら減
少させることに努力している。これらの努力が成功すれ
ば商業分野の種々の高電力用途に使用するのに好適な改
善されたＬＩＧＴ装置を得ることができる。
所望の低いオン抵抗値及び小面積特性を維持しながら減
少させることに努力している。これらの努力が成功すれ
ば商業分野の種々の高電力用途に使用するのに好適な改
善されたＬＩＧＴ装置を得ることができる。
（課題を解決するための手段）
本発明の原理によるＬＩＧＴ装置は反対導電型の半導体
層内に形成された１導電型の高濃度セグメント化拡散領
域を具える。ドレイン接点をこのセグメント化領域上に
配置する。装置がターンオンするとき、このセグメント
化領域の個々のセグメントが少数キャリアを前記反対導
電型の半導体層のドリフト領域内に注入する。これらの
注入キャリアにより生ずるバイポーラキャリア動作及び
伝導度変調によって装置のオン抵抗値が魅力的に低くな
る。
層内に形成された１導電型の高濃度セグメント化拡散領
域を具える。ドレイン接点をこのセグメント化領域上に
配置する。装置がターンオンするとき、このセグメント
化領域の個々のセグメントが少数キャリアを前記反対導
電型の半導体層のドリフト領域内に注入する。これらの
注入キャリアにより生ずるバイポーラキャリア動作及び
伝導度変調によって装置のオン抵抗値が魅力的に低くな
る。
本発明の一実施例では、上述の半導体層内のセグメント
間の領域を反対導電型の高濃度拡散領域とする。これら
の高濃度拡散領域は装置のドリフト領域からの多数キャ
リアの捕集を促進し、ターンオフプロセスを高速化する
。
間の領域を反対導電型の高濃度拡散領域とする。これら
の高濃度拡散領域は装置のドリフト領域からの多数キャ
リアの捕集を促進し、ターンオフプロセスを高速化する
。
本発明の他の実施例においては、ターンオフ時における
装置のキャリア捕集処理を更に向上させる。これは前記
セグメント化領域の全長に亘ってこれに隣接して前記半
導体層内に反対導電型の高濃度連続拡散領域を配置する
ことにより達成する。
装置のキャリア捕集処理を更に向上させる。これは前記
セグメント化領域の全長に亘ってこれに隣接して前記半
導体層内に反対導電型の高濃度連続拡散領域を配置する
ことにより達成する。
本発明の更に他の実施例においては、前記セグメント間
の領域をこれらのセグメントが成形された下側半導体層
の露出部分とする。適当なドレイン接点材料をこれらセ
グメント及びそれらの間の露出骨上に堆積してこの材料
と前記露出下側層部分との間にショットキバリヤ接点を
形成する。これらの接点はターンオン時に接点により注
入されるキャリアの数を制限すると共にターンオフ時に
おけるキャリア捕集処理を増大させることによって装置
のターンオフを高速化する。更に他の実施例では、上述
のショットキバリヤ接点を含むセグメント化領域の全長
に亘ってこれに隣接して前記半導体層内に反対導電型の
高濃度連続拡散領域を配置することによって装置のター
ンオフを更に高速化させる。
の領域をこれらのセグメントが成形された下側半導体層
の露出部分とする。適当なドレイン接点材料をこれらセ
グメント及びそれらの間の露出骨上に堆積してこの材料
と前記露出下側層部分との間にショットキバリヤ接点を
形成する。これらの接点はターンオン時に接点により注
入されるキャリアの数を制限すると共にターンオフ時に
おけるキャリア捕集処理を増大させることによって装置
のターンオフを高速化する。更に他の実施例では、上述
のショットキバリヤ接点を含むセグメント化領域の全長
に亘ってこれに隣接して前記半導体層内に反対導電型の
高濃度連続拡散領域を配置することによって装置のター
ンオフを更に高速化させる。
図面につき本発明を説明する。
本発明の上述の特徴及び他の特徴並びに本発明の利点は
図面についての下記の詳細な説明から完全に理解される
。
図面についての下記の詳細な説明から完全に理解される
。
第１図は前記のムカーリー等の論文に記載されているタ
イプの慣例のＬＩＧＴ装置の断面図、第２図はその上図
面である。この従来の既知の装置の構造及び動作の説明
は本発明の理解の基礎として必要である。
イプの慣例のＬＩＧＴ装置の断面図、第２図はその上図
面である。この従来の既知の装置の構造及び動作の説明
は本発明の理解の基礎として必要である。
第１図の装置はｐ型基板１２上に成長されたｎ型エピタ
キシャル層１０を具えている。図示の装置のセルファラ
イン２重拡散チャネルはｐ壁領域１４とｎ゛型領領域１
６を具えているー。深いｐ゛゛分離拡散領域１８により
このチャネルを基板に短絡するのが有利である 、 ＋
型接点領域２０を領域１６に隣接して形成する。
キシャル層１０を具えている。図示の装置のセルファラ
イン２重拡散チャネルはｐ壁領域１４とｎ゛型領領域１
６を具えているー。深いｐ゛゛分離拡散領域１８により
このチャネルを基板に短絡するのが有利である 、 ＋
型接点領域２０を領域１６に隣接して形成する。
第１図に示す導体部分２２は装置のソース接点を構成す
る。この導体部分２２は堆積酸化物領域２４及び２６上
を延在すると共に領域１６及び２０に電気的に接触する
。ソース接点２２に接続された線図的に示す端子２８は
アースのような基準電位点に維持する。
る。この導体部分２２は堆積酸化物領域２４及び２６上
を延在すると共に領域１６及び２０に電気的に接触する
。ソース接点２２に接続された線図的に示す端子２８は
アースのような基準電位点に維持する。
第１図の装置は、更に、ゲート酸化物部分３０と、ゲー
ト電極を構成する上側導体部分３２とを具える。
ト電極を構成する上側導体部分３２とを具える。
端子３３は導体部分３５によりゲート電極３２に接続す
る。第１図には成長酸化物領域３４及び３６と、他の堆
積酸化物領域３日も示されている。
る。第１図には成長酸化物領域３４及び３６と、他の堆
積酸化物領域３日も示されている。
第１図に示す慣例のＬＩＧＴ構造の右側部分は装置のド
レイン部分を具えている。特にドレインはＺ方向の細長
い連続ｐ゛゛散領域４０及びこれに隣接して同様に延在
するｎ゛゛散領域４２で構成する（尚、ｐ゛゛散領域４
０をｎ゛゛散領域４２と置き換えた構造は慣例のＬＤＭ
ＯＳ装置を構成する）。
レイン部分を具えている。特にドレインはＺ方向の細長
い連続ｐ゛゛散領域４０及びこれに隣接して同様に延在
するｎ゛゛散領域４２で構成する（尚、ｐ゛゛散領域４
０をｎ゛゛散領域４２と置き換えた構造は慣例のＬＤＭ
ＯＳ装置を構成する）。
第１図の導体部分４４は装置のドレイン接点を構成する
。この導体部分４４は領域４０及び４２に電気的に接触
する。更に端子４６をドレイン接点に接続する。
。この導体部分４４は領域４０及び４２に電気的に接触
する。更に端子４６をドレイン接点に接続する。
第１図の慣例の装置の領域４０及び４２の並設配置を第
２図の上面図に示しである。第２図にはドレイン接点４
４も破線で示しである。
２図の上面図に示しである。第２図にはドレイン接点４
４も破線で示しである。
公知のように、第１図に示すタイプの慣例のＬＩＧＴ装
置はいわゆるドリフト領域を含んでいる。
置はいわゆるドリフト領域を含んでいる。
この゛ドリフト領域の幅ｄｉ！、を第１図に示しである
。
。
−例として、第１図のドレイン端子４６を÷５００ボル
トのような比較的高い直流電圧に接続するように設計さ
れているものとする。図示の装置を高電圧スイッチとし
て動作させるには制御電圧をゲート端子３３に供給する
。端子３３がアース電位に維持される場合、ソース端子
２８とドレイン端子４６との間の構造内に何の電流も流
れない。この場合にはスイッチはオフである。他方、正
電圧、例えば１０〜２０ボルトの範囲内の正電圧がゲー
ト端子３３に供給されると、ゲートの下側の層１４の部
分が制御されてソース端子とドレイン端子との間の構造
内に電流が流れる。この場合にはスイッチはオンである
。
トのような比較的高い直流電圧に接続するように設計さ
れているものとする。図示の装置を高電圧スイッチとし
て動作させるには制御電圧をゲート端子３３に供給する
。端子３３がアース電位に維持される場合、ソース端子
２８とドレイン端子４６との間の構造内に何の電流も流
れない。この場合にはスイッチはオフである。他方、正
電圧、例えば１０〜２０ボルトの範囲内の正電圧がゲー
ト端子３３に供給されると、ゲートの下側の層１４の部
分が制御されてソース端子とドレイン端子との間の構造
内に電流が流れる。この場合にはスイッチはオンである
。
慣例の第１図の装置がオンのとき、ドリフト領域からの
電子が領域４０及び４２により捕集される。
電子が領域４０及び４２により捕集される。
すると、ｐ０型領域４０が少数キャリア（正孔）をｎ型
領域１０内に注入する。これらのキャリアは装置のソー
ス−ドレイン電流の流れをドリフト領域の伝導度変調プ
ロセスにより増大させる。更に、電子はｐ゛型領領域４
０ｎ型層１０とｐ型基板１２とから成るｐｎｐバイポー
ラトランジスタのベース電流を構成する。正孔電流はこ
のバイポーラトランジスタから基板１２及びｐ゛型領領
域１８経てソース端子１８へと流れる。これはドリフト
領域を経て流れるソース−ドレイン電流の流れと並列で
あって実際上低い抵抗値を構成する。
領域１０内に注入する。これらのキャリアは装置のソー
ス−ドレイン電流の流れをドリフト領域の伝導度変調プ
ロセスにより増大させる。更に、電子はｐ゛型領領域４
０ｎ型層１０とｐ型基板１２とから成るｐｎｐバイポー
ラトランジスタのベース電流を構成する。正孔電流はこ
のバイポーラトランジスタから基板１２及びｐ゛型領領
域１８経てソース端子１８へと流れる。これはドリフト
領域を経て流れるソース−ドレイン電流の流れと並列で
あって実際上低い抵抗値を構成する。
上述の少数キャリアの注入処理のために第１図に示すタ
イプの既知の装置はＬＤＭＯＳ装置よりも著しく減少し
たオン抵抗率特性を示す。そしてこれにより斯る装置の
電力処理能力が向上すると共に多くの高電圧用途用のＩ
Ｃチップサイズを減少させることができる。
イプの既知の装置はＬＤＭＯＳ装置よりも著しく減少し
たオン抵抗率特性を示す。そしてこれにより斯る装置の
電力処理能力が向上すると共に多くの高電圧用途用のＩ
Ｃチップサイズを減少させることができる。
第１図の装置をターンオフさせるときは、適当な制御電
圧（例えばアース電圧）をゲート端子３３に供給する。
圧（例えばアース電圧）をゲート端子３３に供給する。
実際上、これにより構造のチャネルがターンオフし、従
って何の追加の電子もドリフト領域内に供給されない。
って何の追加の電子もドリフト領域内に供給されない。
しかし、ターンオフの瞬時に、多数の電子及び正孔がド
リフト領域内に存在している。これらの正孔はドリフト
領域を経てソース端子２８に移動すると共に上述のバイ
ポーラトランジスタバスも経てソース端子に移動する。
リフト領域内に存在している。これらの正孔はドリフト
領域を経てソース端子２８に移動すると共に上述のバイ
ポーラトランジスタバスも経てソース端子に移動する。
ターンオフの瞬時に、ドリフト領域内に存在する電子は
ｎ゛型領領域４２よりある程度捕集されるが、高い注入
レベルに対しては主としてｐ°型領領域４０より捕集さ
れる。これはオン時の発生電子に高い正電位領域４０が
物理的に近接していることによる。これらの電子が領域
４０により捕集されると、追加の正札が領域４０により
ｎ型層ｌＯ内に注入される。次いでこれらの正札は上述
の２つの並列通路を経てソースへと流れる。この結果、
装置の導通プロセスがターンオフ瞬時を越えて持続する
。結局、全ての電子が捕集されたとき導通が終了する。
ｎ゛型領領域４２よりある程度捕集されるが、高い注入
レベルに対しては主としてｐ°型領領域４０より捕集さ
れる。これはオン時の発生電子に高い正電位領域４０が
物理的に近接していることによる。これらの電子が領域
４０により捕集されると、追加の正札が領域４０により
ｎ型層ｌＯ内に注入される。次いでこれらの正札は上述
の２つの並列通路を経てソースへと流れる。この結果、
装置の導通プロセスがターンオフ瞬時を越えて持続する
。結局、全ての電子が捕集されたとき導通が終了する。
しかし、実際上、上述の現象に起因するターンオフ時間
は多くの用途に対して不所望に長くなり得る（例えば、
約２００〜４００ナノ秒）。
は多くの用途に対して不所望に長くなり得る（例えば、
約２００〜４００ナノ秒）。
本発明の原理によれば、装置の比較的低いオン抵抗率特
性を維持しながら、ＬＩＧＴ装置のドリフト領域からの
電子の捕集をクーンオフ時に高速化することができる。
性を維持しながら、ＬＩＧＴ装置のドリフト領域からの
電子の捕集をクーンオフ時に高速化することができる。
（実施例）
本発−明のＬＩＧＴ装置はそのドレイン領域の新規な変
更部を除いて第１及び第２図に・示す慣例の装置と同一
である。従って、以下の説明及び図面においては上述の
既知の装置の変更部のみを図示し説明する。本発明の各
実施例に対してドレイン領域の上面図を示し、詳細に説
明する。各実施例のドレイン領域は第２図の上面図に示
す慣例のドレイン領域に対応し、これと直接置き換えら
れるものである。各実施例において、本発明による変更
ドレイン領域は第１図の構造の右側部分（第２図にも示
されている）と置き換える。従って、第３〜６図の上面
図を第１図と一緒に考察すれば本発明の４つの実施例の
完全な構成が得られる。
更部を除いて第１及び第２図に・示す慣例の装置と同一
である。従って、以下の説明及び図面においては上述の
既知の装置の変更部のみを図示し説明する。本発明の各
実施例に対してドレイン領域の上面図を示し、詳細に説
明する。各実施例のドレイン領域は第２図の上面図に示
す慣例のドレイン領域に対応し、これと直接置き換えら
れるものである。各実施例において、本発明による変更
ドレイン領域は第１図の構造の右側部分（第２図にも示
されている）と置き換える。従って、第３〜６図の上面
図を第１図と一緒に考察すれば本発明の４つの実施例の
完全な構成が得られる。
第３図に示す実施例では、第１図のｎ゛型領領域４２完
全に省略する。更に、第１図の連続細長ｐ゛型領領域０
を（第１図の層１０のような）ｎ型層内に形成された多
数のｐ゛゛拡散セグメントを含む縦方向に延在する２方
向のセグメント化領域と置き換える。これらセグメント
の３個５０〜５２が第３図に示されている。更に、この
実施例では、ｎ゛゛散領域をｐ゛゛セグメントの各対間
のｎ型層内に形成する。これらｎ４ｂＭ域の２個５３及
び５４が第３図に示されている。更にこれら拡散領域５
０〜５４上に位置し、これら領域と接触する導電ドレイ
ン接点５５の輪郭も第３図に破線で示されている。
全に省略する。更に、第１図の連続細長ｐ゛型領領域０
を（第１図の層１０のような）ｎ型層内に形成された多
数のｐ゛゛拡散セグメントを含む縦方向に延在する２方
向のセグメント化領域と置き換える。これらセグメント
の３個５０〜５２が第３図に示されている。更に、この
実施例では、ｎ゛゛散領域をｐ゛゛セグメントの各対間
のｎ型層内に形成する。これらｎ４ｂＭ域の２個５３及
び５４が第３図に示されている。更にこれら拡散領域５
０〜５４上に位置し、これら領域と接触する導電ドレイ
ン接点５５の輪郭も第３図に破線で示されている。
第３図に示すＬＩＧＴ装置のターンオフの開始後に、図
示のｎ″領域５３及び５４がドリフト８Ｕ域から到来す
る残留電子のい（らかを捕集する（慣例のＬＩＧＴ装置
ではこれらの電子が連続ｐ°型領領域と流れてしまう）
。これがため、ｐ゛型領領域５０〜５３より捕集される
電子の数が第１図に示すタイプの既知の装置の場合より
も少なくなる。従って、これに応じてターンオフ後にｎ
型Ｎ１０内に注入される正孔の数が少なくなる。従って
、装置の導通プロセスが比較的速く終了する。この結果
として第３図の装置は極めて速いターンオフ時間特性を
示す。
示のｎ″領域５３及び５４がドリフト８Ｕ域から到来す
る残留電子のい（らかを捕集する（慣例のＬＩＧＴ装置
ではこれらの電子が連続ｐ°型領領域と流れてしまう）
。これがため、ｐ゛型領領域５０〜５３より捕集される
電子の数が第１図に示すタイプの既知の装置の場合より
も少なくなる。従って、これに応じてターンオフ後にｎ
型Ｎ１０内に注入される正孔の数が少なくなる。従って
、装置の導通プロセスが比較的速く終了する。この結果
として第３図の装置は極めて速いターンオフ時間特性を
示す。
ｎ０型領域５３及び５４（第３図）の存在は領域４０（
第１図）のような連続ｐ゛型領領域場合よりも、導通中
にドリフト領域に注入される正孔の数を減少させる。こ
の効果はターンオフ時に装置から除去されなければなら
ない正札の数を制限するのでターンオフプロセスの高速
化に寄与する。しかし、同時に、正札注入の制限は伝導
度変調及びバイポーラ動作による上述のソース−ドレイ
ン電流増大効果を減少させる。しかし、実際上この効果
は非直線的であって、正孔注入の制限はこれに対応して
装置のオン抵抗値を増大させない。
第１図）のような連続ｐ゛型領領域場合よりも、導通中
にドリフト領域に注入される正孔の数を減少させる。こ
の効果はターンオフ時に装置から除去されなければなら
ない正札の数を制限するのでターンオフプロセスの高速
化に寄与する。しかし、同時に、正札注入の制限は伝導
度変調及びバイポーラ動作による上述のソース−ドレイ
ン電流増大効果を減少させる。しかし、実際上この効果
は非直線的であって、正孔注入の制限はこれに対応して
装置のオン抵抗値を増大させない。
第３図の構造は、更に、第１図の設計のものよりも小さ
いＩＣチップ面積で済む利点がある。これは、領域４０
のＸ方向の幅（第２図）と第３図に示すセグメント化領
域のＸ方向の幅は略々同一であるが、第３図の装置は第
２図に示す領域４２のような隣接ｎ゛型領領域含まない
ためである。
いＩＣチップ面積で済む利点がある。これは、領域４０
のＸ方向の幅（第２図）と第３図に示すセグメント化領
域のＸ方向の幅は略々同一であるが、第３図の装置は第
２図に示す領域４２のような隣接ｎ゛型領領域含まない
ためである。
ｎ°型領領域５３び５４のＸ方向の幅ｄ２とｐ゛型領領
域５０〜５２Ｘ方向の幅ｄ３との比を変えることにより
第３図の装置の動作特性を構造の製造中に選択的に制御
することができる。この幅の比を増大させると、ターン
オフ時の電子捕集処理が増大する。
域５０〜５２Ｘ方向の幅ｄ３との比を変えることにより
第３図の装置の動作特性を構造の製造中に選択的に制御
することができる。この幅の比を増大させると、ターン
オフ時の電子捕集処理が増大する。
従ってターンオフ時間が短くなる。しかし、これは湯道
中注入される正孔の数の減少を伴い、上述したように装
置のオン抵抗率の若干の増大を生ずる。
中注入される正孔の数の減少を伴い、上述したように装
置のオン抵抗率の若干の増大を生ずる。
逆に、上記の幅の比を減少させると、ターンオフ時の電
子捕集処理が不十分になり、装置のターンオフ時間が増
大する。しかし、このターンオフ時間の増大は導通中ド
リフト９Ｍ域に注入される正孔の数の増大を伴い、装置
のオン抵抗率を減少させる。
子捕集処理が不十分になり、装置のターンオフ時間が増
大する。しかし、このターンオフ時間の増大は導通中ド
リフト９Ｍ域に注入される正孔の数の増大を伴い、装置
のオン抵抗率を減少させる。
これがため、本発明の１余理による装置は大きな設計の
融通性を有する。この融通性によって装置のパラメータ
を特定の用途に対し容易に設計して所定のターンオフ時
間及び／又は所定のオン抵抗率特性を示すようにできる
。
融通性を有する。この融通性によって装置のパラメータ
を特定の用途に対し容易に設計して所定のターンオフ時
間及び／又は所定のオン抵抗率特性を示すようにできる
。
上述の設計の融通性が第７図にグラフで示されている。
曲線５６は交互に反対導電型の高濃度領域５０〜５４を
具える交互配置のセグメント化拡散領域を含む第３図に
示すタイプのＬＴＧＴ装置のターンオフ時間対オン抵抗
率特性を示す。比較のために曲線５９により連続ドレイ
ン拡散領域４０．４２を含む第１及び第２図に示すよう
な慣例のＬＩＧＴ装置の上記の特性も示しである。
具える交互配置のセグメント化拡散領域を含む第３図に
示すタイプのＬＴＧＴ装置のターンオフ時間対オン抵抗
率特性を示す。比較のために曲線５９により連続ドレイ
ン拡散領域４０．４２を含む第１及び第２図に示すよう
な慣例のＬＩＧＴ装置の上記の特性も示しである。
第４図に示す装置は第３図に示す装置に類似するが、ｎ
°°セグメント６１〜６３と交互に配置したｐ゛゛セグ
メント５９及び６０を具えるセグメント化領域に隣接し
て追加のｎ゛型領領域５８具えている。
°°セグメント６１〜６３と交互に配置したｐ゛゛セグ
メント５９及び６０を具えるセグメント化領域に隣接し
て追加のｎ゛型領領域５８具えている。
第３図の装置に領域５８を付加することによりターンオ
フ時の電子捕集処理が更に増大する。しかし、この追加
の電子捕集処理の増大は当然のことながらＩＣチップ面
積を犠牲にして達成される。
フ時の電子捕集処理が更に増大する。しかし、この追加
の電子捕集処理の増大は当然のことながらＩＣチップ面
積を犠牲にして達成される。
第５図は面積効率の良い本発明の他の実施例を示す。第
３及び第４図と同様に、第５図の装置も多数のｐ゛゛拡
散セグメントを含む縦方向に延在するＸ方向領域を含む
。これらセグメントの３個５７、６４及び６５が第５図
に示されている。これらのセグメントの隣接対間のスペ
ースは（第１図に示すＩＷＩＯのような）下側ｎ型層の
上表面の部分６６〜６８を構成し、この下側ｎ型層は例
えばアルミニウム（又はプラチナ、チタン又はコバルト
）のような適当な材料をセグメント化領域上に堆積して
ドレイン接点を形成するときにショットキバリヤ接点が
形成されるような不純物濃度にドープする。
３及び第４図と同様に、第５図の装置も多数のｐ゛゛拡
散セグメントを含む縦方向に延在するＸ方向領域を含む
。これらセグメントの３個５７、６４及び６５が第５図
に示されている。これらのセグメントの隣接対間のスペ
ースは（第１図に示すＩＷＩＯのような）下側ｎ型層の
上表面の部分６６〜６８を構成し、この下側ｎ型層は例
えばアルミニウム（又はプラチナ、チタン又はコバルト
）のような適当な材料をセグメント化領域上に堆積して
ドレイン接点を形成するときにショットキバリヤ接点が
形成されるような不純物濃度にドープする。
特に、ショットキバリヤ接点は堆積材料（破線で示され
ている）と図示のスペース６６〜６８内の下側ｎ型層と
の間に形成する。
ている）と図示のスペース６６〜６８内の下側ｎ型層と
の間に形成する。
第５図の実施例に含まれる上述のショットキバリヤ接点
は図示の装置のターンオフ中に電子を捕集し、従ってタ
ーンオフプロセスを高速化する。
は図示の装置のターンオフ中に電子を捕集し、従ってタ
ーンオフプロセスを高速化する。
更に、ショットキバリヤ接点はｐ９型セグメント５７、
６４及び６５の隣接部分をクランプし、装置の湯道中に
おける正孔の注入を制限する。
６４及び６５の隣接部分をクランプし、装置の湯道中に
おける正孔の注入を制限する。
第５図の装置のＩＣチップ面積を増大させ、第５図のセ
グメント化領域に隣接してｎ゛゛連続拡散領域を付加す
ることによりターンオフ時の電子捕集処理を更に増大さ
せることができる。斯る拡散領域は第６図に示す実施例
に７０で示されており、第６図の実施例の他の構造は第
５図の装置と同一にすることができる。
グメント化領域に隣接してｎ゛゛連続拡散領域を付加す
ることによりターンオフ時の電子捕集処理を更に増大さ
せることができる。斯る拡散領域は第６図に示す実施例
に７０で示されており、第６図の実施例の他の構造は第
５図の装置と同一にすることができる。
第４〜６図に示す装置の各々も第３図につき述べた設計
の融通性を有している。各装置において、ターンオフ時
間とオン抵抗率特性を上述のセグメント幅比を変えるこ
とにより略々第７図に示すように選択的に制御すること
ができる。
の融通性を有している。各装置において、ターンオフ時
間とオン抵抗率特性を上述のセグメント幅比を変えるこ
とにより略々第７図に示すように選択的に制御すること
ができる。
最後に、上述の構成例は本発明の原理の例示にすぎない
０本発明の原理によれば、当業者には多くの変形や変更
が可能である。例えば特定の導電型の領域を有する特定
のＬＩＧ↑装置について説明したが、これらの導電型は
必要に応じそれぞれ反対の導電型にすることができるこ
と明らかである。
０本発明の原理によれば、当業者には多くの変形や変更
が可能である。例えば特定の導電型の領域を有する特定
のＬＩＧ↑装置について説明したが、これらの導電型は
必要に応じそれぞれ反対の導電型にすることができるこ
と明らかである。
第１図は慣例のＬＩＧＴ装置の断面図、第２図は第１図
の装置の右側部分、即ちドレイン部分の上面図、 第３図〜第６図は本発明の原理に従って変更した第１図
の装置のドレイン部分の４つの実施例の上面図、 第７図は慣例のＬＩＧＴ装置と本発明の原理による。 ＬＩＧＴ装置のターンオフ時間対オン抵抗率特性を示す
グラフである。 ｌＯ・・・ｎ型エピクキシャル層 １２・・・ｐ型基板 １４・・・ｐ型頭域 １６・・・ｎ°型領領 域８・・・ｐ°型分ａ領域 ２０・・・ｐ゛゛接点領域 ２２・・・ソース接点 ２４、２６．３４．３６．３８・・・酸化物領域３０・
・・ゲート酸化物部分 ３２・・・ゲート電極 ３５・・・ゲート接点 ４０、４２・・・ドレイン領域 ４０・・・ｐ°型領領 域２・・・ｎ゛型領領 域４・・・ドレイン接点 ５１〜５４； ５９〜６３； ６４〜６８・・・セグメ
ント化領域５０〜５２；５９．６０； ５７．６４．６
５・・・ｐ°°セグメント５３、５４； ６１〜６３：
６６〜６８・” ｎ”型セグメント５５・・・ドレイ
ン接点 ５Ｂ、 ＴＯ・・・ｎ０型領域
の装置の右側部分、即ちドレイン部分の上面図、 第３図〜第６図は本発明の原理に従って変更した第１図
の装置のドレイン部分の４つの実施例の上面図、 第７図は慣例のＬＩＧＴ装置と本発明の原理による。 ＬＩＧＴ装置のターンオフ時間対オン抵抗率特性を示す
グラフである。 ｌＯ・・・ｎ型エピクキシャル層 １２・・・ｐ型基板 １４・・・ｐ型頭域 １６・・・ｎ°型領領 域８・・・ｐ°型分ａ領域 ２０・・・ｐ゛゛接点領域 ２２・・・ソース接点 ２４、２６．３４．３６．３８・・・酸化物領域３０・
・・ゲート酸化物部分 ３２・・・ゲート電極 ３５・・・ゲート接点 ４０、４２・・・ドレイン領域 ４０・・・ｐ°型領領 域２・・・ｎ゛型領領 域４・・・ドレイン接点 ５１〜５４； ５９〜６３； ６４〜６８・・・セグメ
ント化領域５０〜５２；５９．６０； ５７．６４．６
５・・・ｐ°°セグメント５３、５４； ６１〜６３：
６６〜６８・” ｎ”型セグメント５５・・・ドレイ
ン接点 ５Ｂ、 ＴＯ・・・ｎ０型領域
Claims (1)
- 【特許請求の範囲】 １、１導電型の半導体基板と、 前記基板の表面上に形成された反対導電型 の半導体層と、 前記半導体層内に画成された横方向に延在 するドリット領域と、 ソース及びゲートを含み前記ドリフト領域 の一端内への多数まキャリアの供給を制御する手段及び
ドレイン領域とを具えた半導体装置において、 前記ドレイン領域は前記ドリフト領域の他 端に隣接する、交互に配置された第１及び第２のセグメ
ントを具え、第１のセグメントは前記ドリフト領域から
の多数キャリアを捕集すると共に前記ドリフト領域内に
少数キャリアを注入する領域とし、第２のセグメントは
前記ドリフト領域からの多数キャリアを捕集するだけの
領域としたことを特徴とする半導体装置。 ２、前記第１のセグメントは前記半導体層内に形成され
た１導電型の高濃度領域とし、前記第２のセグメントは
前記半導体層内に形成された反対導電型の高濃度領域と
したことを特徴とする請求項１記載の装置。 ３、前記第１のセグメントは前記半導体層内に形成され
た１導電型の高濃度領域とし、前記第２のセグメントは
前記半導体層上に形成されたショットキバリヤ接点とし
たことを特徴とする請求項１記載の装置。 ４、１導電型の半導体基板と、 前記基板の表面上に形成された反対導電型 のエピタキシャル層とを具え、 前記エピタキシャル層内に、連続した細長 いソース領域、チャネル領域、ゲート制御領域、ドリフ
ト領域及びドレイン領域がこの順序で形成されているラ
テラル絶縁ゲートバイポーラトランジスタ装置において
、 前記ドレイン領域は互に離間した複数個の １導電型の高濃度セグメントを具えていることを特徴と
するラテラル絶縁ゲートバイポーラトランジスタ装置。 ５、前記ドレイン領域は前記エピタキシャル層内の前記
セグメント間に反対導電型の高濃度部分を更に含んでい
ることを特徴とする請求項４記載の装置。 ６、前記ドレイン領域は前記セグメント及び前記高濃度
部分を覆い、これらと電気的に接触する導電性のドレイ
ン接点を更に含んでいることを特徴とする請求項５記載
の装置。 ７、前記ドレイン領域は前記セグメント及び前記高濃度
部分に隣接して同一に延在する、前記エピタキシャル層
内に形成された反対導電型の高濃度領域を更に含んでい
ることを特徴とする請求項５記載の装置。 ８、前記ドレイン領域は前記セグメント及び前記高濃度
部分並びに前記反対導電型の高濃度領域と電気的に接触
する導電性のドレイン接点を更に含んでいることを特徴
とする請求項７記載の装置。 ９、前記ドレイン領域は前記セグメントとこれらセグメ
ント間のスペース内の前記エピタキシャル層部分を覆う
導電性のドレイン接点を更に含み、前記ドレイン接点と
前記セグメント間のスペース内の前記エピタキシャル層
部分との間にショットキバリア接点を成形してあること
を特徴とする請求項４記載の装置。 １０、前記ドレイン領域は前記セグメント及び前記ショ
ットキバリア接点に隣接して同一に延在する、前記ドレ
イン接点の下側のエピタキシャル層内に形成された反対
導電型の高濃度領域を更に含んでいることを特徴とする
請求項９記載の装置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US24902888A | 1988-09-22 | 1988-09-22 | |
| US33698289A | 1989-04-12 | 1989-04-12 | |
| US249028 | 1989-04-12 | ||
| US336982 | 1994-11-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02139971A true JPH02139971A (ja) | 1990-05-29 |
| JPH079990B2 JPH079990B2 (ja) | 1995-02-01 |
Family
ID=26939765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1243595A Expired - Fee Related JPH079990B2 (ja) | 1988-09-22 | 1989-09-21 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0361589B1 (ja) |
| JP (1) | JPH079990B2 (ja) |
| KR (1) | KR0147846B1 (ja) |
| AT (1) | ATE211306T1 (ja) |
| DE (1) | DE68929359T2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5355015A (en) * | 1990-12-13 | 1994-10-11 | National Semiconductor Corporation | High breakdown lateral PNP transistor |
| US5227653A (en) * | 1991-08-07 | 1993-07-13 | North American Philips Corp. | Lateral trench-gate bipolar transistors |
| DE4309764C2 (de) * | 1993-03-25 | 1997-01-30 | Siemens Ag | Leistungs-MOSFET |
| JPH10501103A (ja) * | 1995-03-23 | 1998-01-27 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | Ｌｉｇｂｔ素子が形成されている半導体装置 |
| JP3824310B2 (ja) * | 2002-01-18 | 2006-09-20 | ローム株式会社 | 二重拡散型ｍｏｓｆｅｔおよびこれを用いた半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL73328A (en) * | 1984-10-26 | 1990-02-09 | Tzora Furniture Ind Ltd | Rotatable joint with coaxially assembled parts |
| JPS63173365A (ja) * | 1986-11-26 | 1988-07-16 | ゼネラル・エレクトリック・カンパニイ | ラテラル形絶縁ゲート半導体装置とその製法 |
| DE3777576D1 (de) * | 1986-12-22 | 1992-04-23 | Philips Nv | Komplementaere, laterale silizium-auf-isolatorgleichrichter mit isoliertem gate. |
| JPH0821713B2 (ja) * | 1987-02-26 | 1996-03-04 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
-
1989
- 1989-09-18 EP EP89202351A patent/EP0361589B1/en not_active Expired - Lifetime
- 1989-09-18 DE DE68929359T patent/DE68929359T2/de not_active Expired - Fee Related
- 1989-09-18 AT AT89202351T patent/ATE211306T1/de not_active IP Right Cessation
- 1989-09-21 JP JP1243595A patent/JPH079990B2/ja not_active Expired - Fee Related
- 1989-09-22 KR KR1019890013627A patent/KR0147846B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0361589A1 (en) | 1990-04-04 |
| KR0147846B1 (ko) | 1998-08-01 |
| DE68929359D1 (de) | 2002-01-31 |
| EP0361589B1 (en) | 2001-12-19 |
| KR900005596A (ko) | 1990-04-14 |
| ATE211306T1 (de) | 2002-01-15 |
| DE68929359T2 (de) | 2002-08-22 |
| JPH079990B2 (ja) | 1995-02-01 |
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |