JPH079990B2 - 半導体装置 - Google Patents
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
- H10D12/411—Insulated-gate bipolar transistors [IGBT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
- H10D62/141—Anode or cathode regions of thyristors; Collector or emitter regions of gated bipolar-mode devices, e.g. of IGBTs
- H10D62/142—Anode regions of thyristors or collector regions of gated bipolar-mode devices
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor
- H10D64/647—Schottky drain or source electrodes for IGFETs
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- Bipolar Transistors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は高電圧集積回路（IC）装置、特にラテラル絶縁
ゲートバイポーラトランジスタ（LIGT又はLIGBT）装置
のIC装置に関するものである。
ゲートバイポーラトランジスタ（LIGT又はLIGBT）装置
のIC装置に関するものである。
（従来の技術） 高電圧IC装置は多くの商業上重要な用途に使用されてい
る。斯る装置を実現するために種々のラテラル金属‐酸
化物‐半導体（MOS）構造が提案されている。これらの
ラテラルMOS構造の設計者の注目は小面積のICチップ内
で低いオン抵抗値及び短かいターンオフ時間特性を達成
することに集中している。
る。斯る装置を実現するために種々のラテラル金属‐酸
化物‐半導体（MOS）構造が提案されている。これらの
ラテラルMOS構造の設計者の注目は小面積のICチップ内
で低いオン抵抗値及び短かいターンオフ時間特性を達成
することに集中している。
この種の既知のラテラルMOS構造は優れたターンオフ時
間特性を示すラテラル２重拡散MOSトランジスタ（LDMOS
又はLDMOST）である。しかし、高電力用途に必要とされ
る比較的低い値のオン抵抗値を達成するためには代表的
LDMOS装置は多くの場合その面積を不経済に大きくしな
ければならなくなる。
間特性を示すラテラル２重拡散MOSトランジスタ（LDMOS
又はLDMOST）である。しかし、高電力用途に必要とされ
る比較的低い値のオン抵抗値を達成するためには代表的
LDMOS装置は多くの場合その面積を不経済に大きくしな
ければならなくなる。
LIGT装置はLDMOS装置に構造が類似する（例えば「Proce
edings of the IEDM-International Electron Devices
Meeting」ワシントン ディー．シー.1987年12月６〜９
日、第778〜781頁のエス．ムカーリー等の論文“LDMOS
and LIGTS in CMOS Technology for Power Integrated
Circuits"及び「IEDM Technical Digest 1984」第258〜
261頁アール．ジャイアラマン等の論文“Comparison of
High Voltage Devices for Power Integrated Circuit
s"参照）。LIGT装置はLDMOSに必要とされる面積より著
しく小さい面積で所定の低い値のオン抵抗を得ることが
できる。
edings of the IEDM-International Electron Devices
Meeting」ワシントン ディー．シー.1987年12月６〜９
日、第778〜781頁のエス．ムカーリー等の論文“LDMOS
and LIGTS in CMOS Technology for Power Integrated
Circuits"及び「IEDM Technical Digest 1984」第258〜
261頁アール．ジャイアラマン等の論文“Comparison of
High Voltage Devices for Power Integrated Circuit
s"参照）。LIGT装置はLDMOSに必要とされる面積より著
しく小さい面積で所定の低い値のオン抵抗を得ることが
できる。
（発明が解決しようとする課題） しかし、これまで提案されているLIGT装置はターンオフ
時間がLDMOSのターンオフ時間より長いという不利があ
る。代表的な従来の装置は米国特許第4618892号及び同
第4672407号、欧州特許出願第0111803号、同第02011945
号及び同第0228107号、及び英国特許出願第2088631号に
開示されている。
時間がLDMOSのターンオフ時間より長いという不利があ
る。代表的な従来の装置は米国特許第4618892号及び同
第4672407号、欧州特許出願第0111803号、同第02011945
号及び同第0228107号、及び英国特許出願第2088631号に
開示されている。
従って、当業者はLIGT装置のターンオフ時間をその所望
の低いオン抵抗値及び小面積特性を維持しながら減少さ
せることに努力している。これらの努力が成功すれば商
業分野の種々の高電力用途に使用するのに好適な改善さ
れたLIGT装置を得ることができる。
の低いオン抵抗値及び小面積特性を維持しながら減少さ
せることに努力している。これらの努力が成功すれば商
業分野の種々の高電力用途に使用するのに好適な改善さ
れたLIGT装置を得ることができる。
（課題を解決するための手段） 本発明の原理によるLIGT装置は反対導電型の半導体層内
に形成された１導電型の高濃度セグメント化拡散領域を
具える。ドレイン接点をこのセグメント化領域上に配置
する。装置がターンオフするとき、このセグメント化領
域の個々のセグメントが少数キャリアを前記反対導電型
の半導体層のドリフト領域内に注入する。これらの注入
キャリアにより生ずるバイポーラキャリア動作及び伝導
度変調によって装置のオン抵抗値が魅力的に低くなる。
に形成された１導電型の高濃度セグメント化拡散領域を
具える。ドレイン接点をこのセグメント化領域上に配置
する。装置がターンオフするとき、このセグメント化領
域の個々のセグメントが少数キャリアを前記反対導電型
の半導体層のドリフト領域内に注入する。これらの注入
キャリアにより生ずるバイポーラキャリア動作及び伝導
度変調によって装置のオン抵抗値が魅力的に低くなる。
本発明の一実施例では、上述の半導体層内のセグメント
間の領域を反対導電型の高濃度拡散領域とする。これら
の高濃度拡散領域は装置のドリフト領域からの多数キャ
リアの捕集を促進し、ターンオフプロセスを高速化す
る。
間の領域を反対導電型の高濃度拡散領域とする。これら
の高濃度拡散領域は装置のドリフト領域からの多数キャ
リアの捕集を促進し、ターンオフプロセスを高速化す
る。
本発明の他の実施例においては、ターンオフ時における
装置のキャリア捕集処理を更に向上させる。これは前記
セグメント化領域の全長に亘ってこれに隣接して前記半
導体層内に反対導電型の高濃度連続拡散領域を配置する
ことにより達成する。
装置のキャリア捕集処理を更に向上させる。これは前記
セグメント化領域の全長に亘ってこれに隣接して前記半
導体層内に反対導電型の高濃度連続拡散領域を配置する
ことにより達成する。
本発明の更に他の実施例においては、前記セグメント間
の領域をこれらのセグメントが成形された下側半導体層
の露出部分とする。適当なドレイン接点材料をこれらセ
グメント及びそれらの間の露出分上に堆積してこの材料
と前記露出下側層部分との間にショットキバリヤ接点を
形成する。これらの接点はターンオン時に接点により注
入されるキャリアの数を制限すると共にターンオフ時に
おけるキャリア捕集処理を増大させることによって装置
のターンオフを高速化する。更に他の実施例では、上述
のショットキバリヤ接点を含むセグメント化領域の全長
に亘ってこれに隣接して前記半導体層内に反対導電型の
高濃度連続拡散領域を配置することによって装置のター
ンオフを更に高速化させる。
の領域をこれらのセグメントが成形された下側半導体層
の露出部分とする。適当なドレイン接点材料をこれらセ
グメント及びそれらの間の露出分上に堆積してこの材料
と前記露出下側層部分との間にショットキバリヤ接点を
形成する。これらの接点はターンオン時に接点により注
入されるキャリアの数を制限すると共にターンオフ時に
おけるキャリア捕集処理を増大させることによって装置
のターンオフを高速化する。更に他の実施例では、上述
のショットキバリヤ接点を含むセグメント化領域の全長
に亘ってこれに隣接して前記半導体層内に反対導電型の
高濃度連続拡散領域を配置することによって装置のター
ンオフを更に高速化させる。
図面につき本発明を説明する。
本発明の上述の特徴及び他の特徴並びに本発明の利点は
図面についての下記の詳細な説明から完全に理解され
る。
図面についての下記の詳細な説明から完全に理解され
る。
第１図は前記のムカーリー等の論文に記載されているタ
イプの慣例のLIGT装置の断面図、第２図はその上図面で
ある。この従来の既知の装置の構造及び動作の説明は本
発明の理解の基礎として必要である。
イプの慣例のLIGT装置の断面図、第２図はその上図面で
ある。この従来の既知の装置の構造及び動作の説明は本
発明の理解の基礎として必要である。
第１図の装置はｐ型基板12上に成長されたｎ型エピタキ
シヤル層10を具えている。図示の装置のセルフアライン
２重拡散チャネルはｐ型領域14とn+型領域16とを具えて
いる。深いp+型分離拡散領域18によりこのチャネルを基
板に短絡するのが有利である。p+型接点領域20を領域16
に隣接して形成する。
シヤル層10を具えている。図示の装置のセルフアライン
２重拡散チャネルはｐ型領域14とn+型領域16とを具えて
いる。深いp+型分離拡散領域18によりこのチャネルを基
板に短絡するのが有利である。p+型接点領域20を領域16
に隣接して形成する。
第１図に示す導体部分22は装置のソース接点を構成す
る。この導体部分22は堆積酸化物領域24及び26上を延在
すると共に領域16及び20に電気的に接触する。ソース接
点22に接続された線図的に示す端子28はアースのような
基準電位点に維持する。
る。この導体部分22は堆積酸化物領域24及び26上を延在
すると共に領域16及び20に電気的に接触する。ソース接
点22に接続された線図的に示す端子28はアースのような
基準電位点に維持する。
第１図の装置は、更に、ゲート酸化物部分30と、ゲート
電極を構成する上側導体部分32とを具える。端子33は導
体部分35によりゲート電極32に接続する。第１図には成
長酸化物領域34及び36と、他の堆積酸化物領域38も示さ
れている。
電極を構成する上側導体部分32とを具える。端子33は導
体部分35によりゲート電極32に接続する。第１図には成
長酸化物領域34及び36と、他の堆積酸化物領域38も示さ
れている。
第１図に示す慣例のLIGT構造の右側部分は装置のドレイ
ン部分を具えている。特にドレインはＺ方向の細長い連
続p+拡散領域40及びこれに隣接して同様に延在するn+拡
散領域42で構成する（尚、p+拡散領域40をn+拡散領域42
と置き換えた構造は慣例のLDMOS装置を構成する）。
ン部分を具えている。特にドレインはＺ方向の細長い連
続p+拡散領域40及びこれに隣接して同様に延在するn+拡
散領域42で構成する（尚、p+拡散領域40をn+拡散領域42
と置き換えた構造は慣例のLDMOS装置を構成する）。
第１図の導体部分44は装置のドレイン接点を構成する。
この導体部分44は領域40及び42に電気的に接触する。更
に端子46をドレイン接点に接続する。
この導体部分44は領域40及び42に電気的に接触する。更
に端子46をドレイン接点に接続する。
第１図の慣例の装置の領域40及び42の並設配置を第２図
の上面図に示してある。第２図にはドレイン接点44も破
線で示してある。
の上面図に示してある。第２図にはドレイン接点44も破
線で示してある。
公知のように、第１図に示すタイプの慣例のLIGT装置は
いわゆるドリフト領域を含んでいる。このドリフト領域
の幅dlを第１図に示してある。
いわゆるドリフト領域を含んでいる。このドリフト領域
の幅dlを第１図に示してある。
一例として、第１図のドレイン端子46を＋500ボルトの
ような比較的高い直流電圧に接続するように設計されて
いるものとする。図示の装置を高電圧スイッチとして動
作させるには制御電圧をゲート端子33に供給する。端子
33がアース電位に維持される場合、ソース端子28とドレ
イン端子46との間の構造内に何の電流も流れない。この
場合にはスイッチはオフである。他方、正電圧、例えば
10〜20ボルトの範囲内の正電圧がゲート端子33に供給さ
れると、ゲートの下側の層14の部分が制御されてソース
端子とドレイン端子との間の構造内に電流が流れる。こ
の場合にはスイッチはオンである。
ような比較的高い直流電圧に接続するように設計されて
いるものとする。図示の装置を高電圧スイッチとして動
作させるには制御電圧をゲート端子33に供給する。端子
33がアース電位に維持される場合、ソース端子28とドレ
イン端子46との間の構造内に何の電流も流れない。この
場合にはスイッチはオフである。他方、正電圧、例えば
10〜20ボルトの範囲内の正電圧がゲート端子33に供給さ
れると、ゲートの下側の層14の部分が制御されてソース
端子とドレイン端子との間の構造内に電流が流れる。こ
の場合にはスイッチはオンである。
慣例の第１図の装置がオンのとき、ドレイン領域からの
電子が領域40及び42により捕集される。すると、p+型領
域40が少数キャリア（正孔）をｎ型領域10内に注入す
る。これらのキャリアは装置のソース−ドレイン電流の
流れをドリフト領域の伝導度変調プロセスにより増大さ
せる。更に、電子はp+型領域40とｎ型層10とｐ型基板12
とから成るpnpバイポーラトランジスタのベース電流を
構成する。正孔電流はこのバイポーラトランジスタから
基板12及びp+型領域18を経てソース端子18へと流れる。
これはドリフト領域を経て流れるソース−ドレイン電流
の流れと並列であって実際上低い抵抗値を構成する。
電子が領域40及び42により捕集される。すると、p+型領
域40が少数キャリア（正孔）をｎ型領域10内に注入す
る。これらのキャリアは装置のソース−ドレイン電流の
流れをドリフト領域の伝導度変調プロセスにより増大さ
せる。更に、電子はp+型領域40とｎ型層10とｐ型基板12
とから成るpnpバイポーラトランジスタのベース電流を
構成する。正孔電流はこのバイポーラトランジスタから
基板12及びp+型領域18を経てソース端子18へと流れる。
これはドリフト領域を経て流れるソース−ドレイン電流
の流れと並列であって実際上低い抵抗値を構成する。
上述の少数キャリアの注入処理のために第１図に示すタ
イプの既知の装置はLDMOS装置よりも著しく減少したオ
ン抵抗率特性を示す。そしてこれにより斯る装置の電力
処理能力が向上すると共に多くの高電圧用途用のICチッ
プサイズを減少させることができる。
イプの既知の装置はLDMOS装置よりも著しく減少したオ
ン抵抗率特性を示す。そしてこれにより斯る装置の電力
処理能力が向上すると共に多くの高電圧用途用のICチッ
プサイズを減少させることができる。
第１図の装置をターンオフさせるときは、適当な制御電
圧（例えばアース電圧）をゲート端子33に供給する。実
際上、これにより構造のチャネルがターンオフし、従っ
て何の追加の電子もドリフト領域内に供給されない。し
かし、ターンオフの瞬時に、多数の電子及び正孔がドリ
フト領域内に存在している。これらの正孔はドリフト領
域を経てソース端子28に移動すると共に上述のバイポー
ラトランジスタパスも経てソース端子に移動する。ター
ンオフの瞬時に、ドリフト領域内に存在する電子はn+型
領域42によりある程度捕集されるが、高い注入レベルに
対しては主としてp+型領域40により捕集される。これは
オン時の発生電子に高い正電位領域40が物理的に近接し
ていることによる。これらの電子が領域40により捕集さ
れると、追加の正孔が領域40によりｎ型層10内に注入さ
れる。次いでこれらの正孔は上述の２つの並列通路を経
てソースへと流れる。この結果、装置の導通プロセスが
ターンオフ瞬時を越えて持続する。結局、全ての電子が
捕集されたとき導通が終了する。しかし、実際上、上述
の現象に起因するターンオフ時間は多くの用途に対して
不所望に長くなり得る（例えば、約200〜400ナノ秒）。
圧（例えばアース電圧）をゲート端子33に供給する。実
際上、これにより構造のチャネルがターンオフし、従っ
て何の追加の電子もドリフト領域内に供給されない。し
かし、ターンオフの瞬時に、多数の電子及び正孔がドリ
フト領域内に存在している。これらの正孔はドリフト領
域を経てソース端子28に移動すると共に上述のバイポー
ラトランジスタパスも経てソース端子に移動する。ター
ンオフの瞬時に、ドリフト領域内に存在する電子はn+型
領域42によりある程度捕集されるが、高い注入レベルに
対しては主としてp+型領域40により捕集される。これは
オン時の発生電子に高い正電位領域40が物理的に近接し
ていることによる。これらの電子が領域40により捕集さ
れると、追加の正孔が領域40によりｎ型層10内に注入さ
れる。次いでこれらの正孔は上述の２つの並列通路を経
てソースへと流れる。この結果、装置の導通プロセスが
ターンオフ瞬時を越えて持続する。結局、全ての電子が
捕集されたとき導通が終了する。しかし、実際上、上述
の現象に起因するターンオフ時間は多くの用途に対して
不所望に長くなり得る（例えば、約200〜400ナノ秒）。
本発明の原理によれば、装置の比較的低いオン抵抗率特
性を維持しながら、LIGT装置のドリフト領域からの電子
の捕集をターンオフ時に高速化することができる。
性を維持しながら、LIGT装置のドリフト領域からの電子
の捕集をターンオフ時に高速化することができる。
（実施例） 本発明のLIGT装置はそのドリフト領域の新規な変更部を
除いて第１及び第２図に示す慣例の装置と同一である。
従って、以下の説明及び図面においては上述の既知の装
置の変更部のみを図示し説明する。本発明の各実施例に
対してドレイン領域の上面図を示し、詳細に説明する。
各実施例のドレイン領域は第２図の上面図に示す慣例の
ドレイン領域に対応し、これと直接置き換えられるもの
である。各実施例において、本発明による変更ドレイン
領域は第１図の構造の右側部分（第２図にも示されてい
る）と置き換える。従って、第３〜６図の上面図を第１
図と一緒に考察すれば本発明の４つの実施例の完全な構
成が得られる。
除いて第１及び第２図に示す慣例の装置と同一である。
従って、以下の説明及び図面においては上述の既知の装
置の変更部のみを図示し説明する。本発明の各実施例に
対してドレイン領域の上面図を示し、詳細に説明する。
各実施例のドレイン領域は第２図の上面図に示す慣例の
ドレイン領域に対応し、これと直接置き換えられるもの
である。各実施例において、本発明による変更ドレイン
領域は第１図の構造の右側部分（第２図にも示されてい
る）と置き換える。従って、第３〜６図の上面図を第１
図と一緒に考察すれば本発明の４つの実施例の完全な構
成が得られる。
第３図に示す実施例では、第１図のn+型領域42を完全に
省略する。更に、第１図の連続細長p+型領域40を（第１
図の層10のような）ｎ型層内に形成された多数のp+型拡
散セグメントを含む縦方向に延在するｚ方向のセグメン
ト化領域と置き換える。これらセグメントの３個50〜52
が第３図に示されている。更に、この実施例では、n+拡
散領域をp+型セグメントの各対間のｎ型層内に形成す
る。これらn+領域の２個53及び54が第３図に示されてい
る。更にこれら拡散領域50〜54上に位置し、これら領域
と接触する導電ドレイン接点55の輪郭も第３図に破線で
示されている。
省略する。更に、第１図の連続細長p+型領域40を（第１
図の層10のような）ｎ型層内に形成された多数のp+型拡
散セグメントを含む縦方向に延在するｚ方向のセグメン
ト化領域と置き換える。これらセグメントの３個50〜52
が第３図に示されている。更に、この実施例では、n+拡
散領域をp+型セグメントの各対間のｎ型層内に形成す
る。これらn+領域の２個53及び54が第３図に示されてい
る。更にこれら拡散領域50〜54上に位置し、これら領域
と接触する導電ドレイン接点55の輪郭も第３図に破線で
示されている。
第３図に示すLIGT装置のターンオフの開始後に、図示の
n+領域53及び54がドリフト領域から到来する残留電子の
いくらかを捕集する（慣例のLIGT装置ではこれらの電子
が連続p+型領域へと流れてしまう）。これがため、p+型
領域50〜53により捕集される電子の数が第１図に示すタ
イプの既知の装置の場合よりも少なくなる。従って、こ
れに応じてターンオフ後にｎ型層10内に注入される正孔
の数が少なくなる。従って、装置の導通プロセスが比較
的速く終了する。この結果として第３図の装置は極めて
速いターンオフ時間特性を示す。
n+領域53及び54がドリフト領域から到来する残留電子の
いくらかを捕集する（慣例のLIGT装置ではこれらの電子
が連続p+型領域へと流れてしまう）。これがため、p+型
領域50〜53により捕集される電子の数が第１図に示すタ
イプの既知の装置の場合よりも少なくなる。従って、こ
れに応じてターンオフ後にｎ型層10内に注入される正孔
の数が少なくなる。従って、装置の導通プロセスが比較
的速く終了する。この結果として第３図の装置は極めて
速いターンオフ時間特性を示す。
n+型領域53及び54（第３図）の存在は領域40（第１図）
のような連続p+型領域の場合よりも、導通中にドリフト
領域に注入される正孔の数を減少させる。この効果はタ
ーンオフ時に装置から除去されなければならない正孔の
数を制限するのでターンオフプロセスの高速化に寄与す
る。しかし、同時に、正孔注入の制限は伝導度変調及び
バイポーラ動作による上述のソース−ドレイン電流増大
効果を減少させる。しかし、実際上この効果は非直線的
であって、正孔注入の制限はこれに対応して装置のオン
抵抗値を増大させない。
のような連続p+型領域の場合よりも、導通中にドリフト
領域に注入される正孔の数を減少させる。この効果はタ
ーンオフ時に装置から除去されなければならない正孔の
数を制限するのでターンオフプロセスの高速化に寄与す
る。しかし、同時に、正孔注入の制限は伝導度変調及び
バイポーラ動作による上述のソース−ドレイン電流増大
効果を減少させる。しかし、実際上この効果は非直線的
であって、正孔注入の制限はこれに対応して装置のオン
抵抗値を増大させない。
第３図の構造は、更に、第１図の設計のものよりも小さ
いICチップ面積で済む利点がある。これは、領域40のＸ
方向の幅（第２図）と第３図に示すセグメント化領域の
Ｘ方向の幅は略々同一であるが、第３図の装置は第２図
に示す領域42のような隣接n+型領域を含まないためであ
る。
いICチップ面積で済む利点がある。これは、領域40のＸ
方向の幅（第２図）と第３図に示すセグメント化領域の
Ｘ方向の幅は略々同一であるが、第３図の装置は第２図
に示す領域42のような隣接n+型領域を含まないためであ
る。
n+型領域53及び54のＺ方向の幅d2とp+型領域50〜52のＺ
方向の幅d3との比を変えることにより第３図の装置の動
作特性を構造の製造中に選択的に制御することができ
る。この幅の比を増大させると、ターンオフ時の電子捕
集処理が増大する。従ってターンオフ時間が短くなる。
しかし、これは導通中注入される正孔の数の減少を伴
い、上述したように装置のオン抵抗率の若干の増大を生
ずる。
方向の幅d3との比を変えることにより第３図の装置の動
作特性を構造の製造中に選択的に制御することができ
る。この幅の比を増大させると、ターンオフ時の電子捕
集処理が増大する。従ってターンオフ時間が短くなる。
しかし、これは導通中注入される正孔の数の減少を伴
い、上述したように装置のオン抵抗率の若干の増大を生
ずる。
逆に、上記の幅の比を減少させると、ターンオフ時の電
子捕集処理が不十分になり、装置のターンオフ時間が増
大する。しかし、このターンオフ時間の増大は導通中ド
リフト領域に注入される正孔の数の増大を伴い、装置の
オン抵抗率を減少させる。
子捕集処理が不十分になり、装置のターンオフ時間が増
大する。しかし、このターンオフ時間の増大は導通中ド
リフト領域に注入される正孔の数の増大を伴い、装置の
オン抵抗率を減少させる。
これがため、本発明の原理による装置は大きな設計の融
通性を有する。この融通性によって装置のパラメータを
特定の用途に対し容易に設計して所定のターンオフ時間
及び／又は所定のオン抵抗率特性を示すようにできる。
通性を有する。この融通性によって装置のパラメータを
特定の用途に対し容易に設計して所定のターンオフ時間
及び／又は所定のオン抵抗率特性を示すようにできる。
上述の設計の融通性が第７図にグラフで示されている。
曲線56は交互に反対導電型の高濃度領域50〜54を具える
交互配置のセグメント化拡散領域を含む第３図に示すタ
イプのLIGT装置のターンオフ時間対オン抵抗率特性を示
す。比較のために曲線59により連続ドレイン拡散領域4
0,42を含む第１及び第２図に示すような慣例のLIGT装置
の上記の特性も示してある。
曲線56は交互に反対導電型の高濃度領域50〜54を具える
交互配置のセグメント化拡散領域を含む第３図に示すタ
イプのLIGT装置のターンオフ時間対オン抵抗率特性を示
す。比較のために曲線59により連続ドレイン拡散領域4
0,42を含む第１及び第２図に示すような慣例のLIGT装置
の上記の特性も示してある。
第４図に示す装置は第３図に示す装置に類似するが、n+
型セグメント61〜63と交互に配置したp+型セグメント59
及び60を具えるセグメント化領域に隣接して追加のn+型
領域58を具えている。第３図の装置に領域58を付加する
ことによりターンオフ時の電子捕集処理が更に増大す
る。しかし、この追加の電子捕集処理の増大は当然のこ
とながらICチップ面積を犠牲にして達成される。
型セグメント61〜63と交互に配置したp+型セグメント59
及び60を具えるセグメント化領域に隣接して追加のn+型
領域58を具えている。第３図の装置に領域58を付加する
ことによりターンオフ時の電子捕集処理が更に増大す
る。しかし、この追加の電子捕集処理の増大は当然のこ
とながらICチップ面積を犠牲にして達成される。
第５図は面積効率の良い本発明の他の実施例を示す。第
３及び第４図と同様に、第５図の装置も多数のp+型拡散
セグメントを含む縦方向に延在するＺ方向領域を含む。
これらセグメントの３個57,64及び65が第５図に示され
ている。これらのセグメントの隣接対間のスペースは
（第１図に示す層10のような）下側ｎ型層の上表面の部
分66〜68を構成し、この下側ｎ型層は例えばアルミニウ
ム（又はプラチナ、チタン又はコバルト）のような適当
な材料をセグメント化領域上に堆積してドレイン接点を
形成するときにショットキバリヤ接点が形成されるよう
な不純物濃度にドープする。特に、ショットキバリヤ接
点は堆積材料（破線で示されている）と図示のスペース
66〜68内の下側ｎ型層との間に形成する。
３及び第４図と同様に、第５図の装置も多数のp+型拡散
セグメントを含む縦方向に延在するＺ方向領域を含む。
これらセグメントの３個57,64及び65が第５図に示され
ている。これらのセグメントの隣接対間のスペースは
（第１図に示す層10のような）下側ｎ型層の上表面の部
分66〜68を構成し、この下側ｎ型層は例えばアルミニウ
ム（又はプラチナ、チタン又はコバルト）のような適当
な材料をセグメント化領域上に堆積してドレイン接点を
形成するときにショットキバリヤ接点が形成されるよう
な不純物濃度にドープする。特に、ショットキバリヤ接
点は堆積材料（破線で示されている）と図示のスペース
66〜68内の下側ｎ型層との間に形成する。
第５図の実施例に含まれる上述のショットキバリヤ接点
は図示の装置のターンオフ中に電子を捕集し、従ってタ
ーンオフプロセスを高速化する。更に、ショットキバリ
ヤ接点はp+型セグメント57,64及び65の隣接部分をクラ
ンプし、装置の導通中における正孔の注入を制限する。
は図示の装置のターンオフ中に電子を捕集し、従ってタ
ーンオフプロセスを高速化する。更に、ショットキバリ
ヤ接点はp+型セグメント57,64及び65の隣接部分をクラ
ンプし、装置の導通中における正孔の注入を制限する。
第５図の装置のICチップ面積を増大させ、第５図のセグ
メント化領域に隣接してn+型連続拡散領域を付加するこ
とによりターンオフ時の電子捕集処理を更に増大させる
ことができる。斯る拡散領域は第６図に示す実施例に70
で示されており、第６図の実施例の他の構造は第５図の
装置と同一にすることができる。
メント化領域に隣接してn+型連続拡散領域を付加するこ
とによりターンオフ時の電子捕集処理を更に増大させる
ことができる。斯る拡散領域は第６図に示す実施例に70
で示されており、第６図の実施例の他の構造は第５図の
装置と同一にすることができる。
第４〜６図に示す装置の各々も第３図につき述べた設計
の融通性を有している。各装置において、ターンオフ時
間とオン抵抗率特性を上述のセグメント幅比を変えるこ
とにより略々第７図に示すように選択的に制御すること
ができる。
の融通性を有している。各装置において、ターンオフ時
間とオン抵抗率特性を上述のセグメント幅比を変えるこ
とにより略々第７図に示すように選択的に制御すること
ができる。
最後に、上述の構成例は本発明の原理の例示にすぎな
い。本発明の原理によれば、当業者には多くの変形や変
更が可能である。例えば特定の導電型の領域を有する特
定のLIGT装置について説明したが、これらの導電型は必
要に応じそれぞれ反対の導電型にすることができること
明らかである。
い。本発明の原理によれば、当業者には多くの変形や変
更が可能である。例えば特定の導電型の領域を有する特
定のLIGT装置について説明したが、これらの導電型は必
要に応じそれぞれ反対の導電型にすることができること
明らかである。
第１図は慣例のLIGT装置の断面図、 第２図は第１図の装置の右側部分、即ちドレイン部分の
上面図、 第３図〜第６図は本発明の原理に従って変更した第１図
の装置のドレイン部分の４つの実施例の上面図、 第７図は慣例のLIGT装置と本発明の原理によるLIGT装置
のターンオフ時間対オン抵抗率特性を示すグラフであ
る。 10…ｎ型エピタキシャル層 12…ｐ型基板 14…ｐ型領域 16…n+型領域 18…p+型分離領域 20…p+型接点領域 22…ソース接点 24,26,34,36,38…酸化物領域 30…ゲート酸化物部分 32…ゲート電極 35…ゲート接点 40,42…ドレイン領域 40…p+型領域 42…n+型領域 44…ドレイン接点 51〜54;59〜63;64〜68…セグメント化領域 50〜52;59,60;57,64,65…p+型セグメント 53,54;61〜63;66〜68…n+型セグメント 55…ドレイン接点 58,70…n+型領域
上面図、 第３図〜第６図は本発明の原理に従って変更した第１図
の装置のドレイン部分の４つの実施例の上面図、 第７図は慣例のLIGT装置と本発明の原理によるLIGT装置
のターンオフ時間対オン抵抗率特性を示すグラフであ
る。 10…ｎ型エピタキシャル層 12…ｐ型基板 14…ｐ型領域 16…n+型領域 18…p+型分離領域 20…p+型接点領域 22…ソース接点 24,26,34,36,38…酸化物領域 30…ゲート酸化物部分 32…ゲート電極 35…ゲート接点 40,42…ドレイン領域 40…p+型領域 42…n+型領域 44…ドレイン接点 51〜54;59〜63;64〜68…セグメント化領域 50〜52;59,60;57,64,65…p+型セグメント 53,54;61〜63;66〜68…n+型セグメント 55…ドレイン接点 58,70…n+型領域
Claims (10)
- 【請求項１】１導電型の半導体基板と、 前記基板の表面上に形成された反対導電型の半導体層
と、 前記半導体層内に画成された横方向に延在するドリフト
領域と、 ソース及びゲートを含み前記ドリフト領域の一端内への
多数キャリアの供給を制御する手段及びドレイン領域と
を具えた半導体装置において、 前記ドレイン領域は前記ドリフト領域の他端に隣接す
る、交互に配置された第１及び第２のセグメントを具
え、第１のセグメントは前記ドリフト領域からの多数キ
ャリアを捕集すると共に前記ドリフト領域内に少数キャ
リアを注入する領域とし、第２のセグメントは前記ドリ
フト領域からの多数キャリアを捕集するだけの領域とし
たことを特徴とする半導体装置。 - 【請求項２】前記第１のセグメントは前記半導体層内に
形成された１導電型の高濃度領域とし、前記第２のセグ
メントは前記半導体層内に形成された反対導電型の高濃
度領域としたことを特徴とする請求項１記載の装置 - 【請求項３】前記第１のセグメントは前記半導体層内に
形成された１導電型の高濃度領域とし、前記第２のセグ
メントは前記半導体層上に形成されたショットキバリヤ
接点としたことを特徴とする請求項１記載の装置 - 【請求項４】１導電型の半導体基板と、 前記基板の表面上に形成された反対導電型のエピタキシ
ヤル層とを具え、 前記エピタキシヤル層内に、連続した細長いソース領
域、チャネル領域、ゲート制御領域、ドリフト領域及び
ドレイン領域がこの順序で形成されているラテラル絶縁
ゲートバイポーラトランジスタ装置において、 前記ドレイン領域は互に離間し且つ各々がドリフト領域
に隣接する複数個の１導電型の高濃度セグメントを具え
ていることを特徴とするラテラル絶縁ゲートバイポーラ
トランジスタ装置。 - 【請求項５】前記ドレイン領域は前記エピタキシヤル層
内の前記セグメント間に反対導電型の高濃度部分を更に
含んでいることを特徴とする請求項４記載の装置。 - 【請求項６】前記ドレイン領域は前記セグメント及び前
記高濃度部分を覆い、これらと電気的に接触する導電性
のドレイン接点を更に含んでいることを特徴とする請求
項５記載の装置。 - 【請求項７】前記ドレイン領域は前記セグメント及び前
記高濃度部分に隣接し且つドリフト領域と反対側に同一
に延在する、前記エピタキシヤル層内に形成された反対
導電型の高濃度領域を更に含んでいることを特徴とする
請求項５記載の装置。 - 【請求項８】前記ドレイン領域は前記セグメント及び前
記高濃度部分並びに前記反対導電型の高濃度領域と電気
的に接触する導電性のドレイン接点を更に含んでいるこ
とを特徴とする請求項７記載の装置。 - 【請求項９】前記ドレイン領域は前記セグメントとこれ
らセグメント間のスペース内の前記エピタキシヤル層部
分を覆う導電性のドレイン接点を更に含み、前記ドレイ
ン接点と前記セグメント間のスペース内の前記エピタキ
シヤル層部分との間にショットキバリア接点を成形して
あることを特徴とする請求項４記載の装置。 - 【請求項１０】前記ドレイン領域は前記セグメント及び
前記ショットキバリア接点に隣接し且つドリフト領域と
反対側に同一に延在する、前記ドレイン接点の下側のエ
ピタキシヤル層内に形成された反対導電型の高濃度領域
を更に含んでいることを特徴とする請求項９記載の装
置。
Applications Claiming Priority (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US24902888A | 1988-09-22 | 1988-09-22 | |
| US33698289A | 1989-04-12 | 1989-04-12 | |
| US249028 | 1989-04-12 | ||
| US336982 | 1994-11-14 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02139971A JPH02139971A (ja) | 1990-05-29 |
| JPH079990B2 true JPH079990B2 (ja) | 1995-02-01 |
Family
ID=26939765
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1243595A Expired - Fee Related JPH079990B2 (ja) | 1988-09-22 | 1989-09-21 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| EP (1) | EP0361589B1 (ja) |
| JP (1) | JPH079990B2 (ja) |
| KR (1) | KR0147846B1 (ja) |
| AT (1) | ATE211306T1 (ja) |
| DE (1) | DE68929359T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5355015A (en) * | 1990-12-13 | 1994-10-11 | National Semiconductor Corporation | High breakdown lateral PNP transistor |
| US5227653A (en) * | 1991-08-07 | 1993-07-13 | North American Philips Corp. | Lateral trench-gate bipolar transistors |
| DE4309764C2 (de) * | 1993-03-25 | 1997-01-30 | Siemens Ag | Leistungs-MOSFET |
| JPH10501103A (ja) * | 1995-03-23 | 1998-01-27 | フィリップス エレクトロニクス ネムローゼ フェンノートシャップ | Ｌｉｇｂｔ素子が形成されている半導体装置 |
| JP3824310B2 (ja) * | 2002-01-18 | 2006-09-20 | ローム株式会社 | 二重拡散型ｍｏｓｆｅｔおよびこれを用いた半導体装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IL73328A (en) * | 1984-10-26 | 1990-02-09 | Tzora Furniture Ind Ltd | Rotatable joint with coaxially assembled parts |
| JPS63173365A (ja) * | 1986-11-26 | 1988-07-16 | ゼネラル・エレクトリック・カンパニイ | ラテラル形絶縁ゲート半導体装置とその製法 |
| DE3777576D1 (de) * | 1986-12-22 | 1992-04-23 | Philips Nv | Komplementaere, laterale silizium-auf-isolatorgleichrichter mit isoliertem gate. |
| JPH0821713B2 (ja) * | 1987-02-26 | 1996-03-04 | 株式会社東芝 | 導電変調型ｍｏｓｆｅｔ |
-
1989
- 1989-09-18 EP EP89202351A patent/EP0361589B1/en not_active Expired - Lifetime
- 1989-09-18 DE DE68929359T patent/DE68929359T2/de not_active Expired - Fee Related
- 1989-09-18 AT AT89202351T patent/ATE211306T1/de not_active IP Right Cessation
- 1989-09-21 JP JP1243595A patent/JPH079990B2/ja not_active Expired - Fee Related
- 1989-09-22 KR KR1019890013627A patent/KR0147846B1/ko not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0361589A1 (en) | 1990-04-04 |
| KR0147846B1 (ko) | 1998-08-01 |
| DE68929359D1 (de) | 2002-01-31 |
| EP0361589B1 (en) | 2001-12-19 |
| KR900005596A (ko) | 1990-04-14 |
| ATE211306T1 (de) | 2002-01-15 |
| DE68929359T2 (de) | 2002-08-22 |
| JPH02139971A (ja) | 1990-05-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |