JPH02140832A - 並列処理装置 - Google Patents

並列処理装置

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Publication number
JPH02140832A
JPH02140832A JP29520888A JP29520888A JPH02140832A JP H02140832 A JPH02140832 A JP H02140832A JP 29520888 A JP29520888 A JP 29520888A JP 29520888 A JP29520888 A JP 29520888A JP H02140832 A JPH02140832 A JP H02140832A
Authority
JP
Japan
Prior art keywords
instruction
units
unit
instructions
functional
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP29520888A
Other languages
English (en)
Inventor
Hitoshi Ishida
仁志 石田
Seisuke Kazama
風間 成介
Minoru Shiga
稔 志賀
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP29520888A priority Critical patent/JPH02140832A/ja
Publication of JPH02140832A publication Critical patent/JPH02140832A/ja
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 (産業上の利用分野〕 この発明は、複数の機能ユニットを持つ並列処理装置に
係り、特に演算の高速化を図った並列処理装置に関する
ものである。
(従来の技術) この種の従来の並列処理装置として、例えば、雑誌VL
SI SYSTEM DESIGN (VOL、IX、
 NO,5May1988、pp24−3)に発表され
、第5図に示す構成を有するMotrola社の32ビ
ツト・マイクロプロセッサがある。図において(501
)は整数の加減算およびビット・フィールド処理などを
行なう整数ユニット、(502)は浮動小数点の加減算
、除算、型変換および比較を行なう浮動小数点ユニット
、(503)は浮動小数点の乗算および整数の乗算を行
なう浮動小数点ユニット、(504)は最大6個まで組
み込める特殊機能ユニット、(505)はメモリからの
データ読み出し/書き込み処理を行なうデータ・ユニッ
ト、(506)は機能ユニット、即ち、整数ユニット(
501)、浮動小数点ユニット(502)、(503)
、および特殊機能ユニット(504)が演算を実行する
のに使うレジスタ・ファイル、(507)はメモリから
命令をフェッチし、復号する命令ユニット、(50B)
はバスである。
次に動作について説明する。命令ユニット(507)は
命令のフェッチと復号の2つのステージにパイプライン
化されていて、1クロツク・サイクルで1つの命令を復
号し、機能ユニットである整数ユニット(501) 、
浮動小数点ユニット(502)、(503)および特殊
機能ユニット(504)に渡す。各機能ユニットもいく
つかのパイプライン・ステージを持ち、それぞれ内蔵し
ているステージの数だけ命令を同時に扱うことができる
。命令を受は取った機能ユニットはレジスタ・ファイル
(50B)を使って1クロツク・サイクルで1つの命令
を実行する。
〔発明が解決しようとする課題〕
従来の並列処理装置は以上のように構成されているので
、機能ユニットがいかに速く命令を処理できたとしても
、命令ユニットは1クロツタ・サイクルで1つの命令し
か復号することができないために、プログラムの並列性
や複数の機能ユニットを十分に活用することができない
という課題があった。
この発明は上記のような課題を解消するためになされた
もので、プログラムの並列性に応じて複数の機能ユニッ
トを効率よく活用できる並列処理装置を得ることを目的
とする。
〔課題を解決するための手段〕
この発明に係る並列処理装置は 、機能ユニ・ントの個
数がNであったとするとN以下で且つ2以上の整数をM
とし、プログラムの上からM個を1組として同時にフェ
ッチし、各命令間の並列性により予め定められた実行順
序に従って命令を復号して機能ユニットに渡すM個の命
令ユニットを設けると共に、これらの命令ユニットの全
てが復号を開始したことを判別して次の命令のフェッチ
を指示する制御部を設けたものである。
(作用) この発明におけるM個の命令ユニットは、プログラムの
上から順にM個ずつの組にされた命令を同時にフェッチ
し、各組内の命令の並列性により1命令長の先頭の数ビ
ット(log2 M以上の最小の整数ビット)を使って
予めつけられたフラッグに従って並列または直列に命令
を復号するようにしたので、N個の機能ユニットを効率
よく活用できる。
(実施例) 以下、この発明の一実施例を第1図に基づいて説明する
。第1図において、(101)〜(103)はN個(N
22)の機能ユニット(ここでは具体的な機能は問わな
い) 、(506)は機能ユニットが演算を実行する時
に使うレジスタ・ファイル、(507)、(104)、
〜(105)はメモリから命令をフェッチし復号するM
i(2≧M≧N)の命令ユニット、(106)はM個の
命令ユニットの復号開始を確認して次の命令のフェッチ
を指示する制御部、(508)はバスである。
M個の命令ユニットでフェッチ・復号される命令は、プ
ログラムの上から順にM個を1組として扱われ、個々の
命令は第2図に示されるように固定長命令であり、先頭
の数ビット(logiM以上の最小の整数ビット)はM
個の命令の実行順序を示すフラッグをたてるために使わ
れる。
次に動作について説明する。M個の命令ユニットは全て
フェッチと復号の2つのステージにパイプライン化され
ていて、N個1組の命令を上から順にかつ同時にフェッ
チする。全ての命令ユニットは、1クロツク・サイクル
でフェッチを完了した後、命令な復号ステージに渡す。
個々の命令ユニットは、先頭の実行順序を示すフラッグ
に従って復号を行なう。例えば、2番目に実行される命
令は1クロツク・サイクルだけウェイトした後復号を開
始するし、5番目に実行される命令であれば4クロツク
・サイクルの間復号がベンディングされねばならない。
次の命令は、M個の命令ユニットが全て復号を開始する
までフェッチされない上に、メモリ・リソースなどの関
係からM個の命令の中で一番最後にある命令が必ずしも
最後に実行されるとは限らないので、制御部はM個の命
令ユニットが全て復号を開始したか否かを判定して、全
てが復号を開始したときに、次の命令のフェッチを指示
する。
第3図は、具体的な実施例として命令ユニットが4つの
場合を表わしている。同図で(101)〜(103)は
N個の機能ユニット、(506)はレジスタ・ファイル
、(507)、(301)〜(303)は4個の機能ユ
ニット、(106)は制御部、(304)はプログラム
、(SOa)はバスである。
4個の命令ユニットでフェッチ・復号される命令は、4
個を1組とし、先頭の2ビツトがフラッグ専用ビットと
して使われる。
次に動作について説明する。4個の命令ユニットは、プ
ログラムの上から4個を1組として同時にフェッチする
動作を順に繰返す。各命令は、1クロツク・サイクルで
フェッチされた後復号ステージに渡される。各命令ユニ
ットは、先頭のフラッグに従って復号を開始する。第4
図は3つ典型的な復号のパターンを表わしている。最初
の命令の組は4つの命令が同時に復号される場合で、2
番目は4つの命令が連続的に復号される場合、3番目は
命令セット2に最も遅い実行順序を持つ命令がフェッチ
された場合である。
命令の復号が完了すると、M個の命令ユニットは命令を
機能ユニットに渡す。各機能ユニットは、いくつかのス
テージにパイプライン化されていて、その機能ユニット
が内蔵しているステージの数だけ命令を同時に扱うこと
ができる。命令を渡された機能ユニットは、レジスタ・
ファイルを使って1クロツク・サイクルで1つの命令を
実行するので、最大M個の演算結果を同時に得ることが
できる。
〔発明の効果〕
以上のように、この発明によればM個の命令ユニットを
並列または直列に動作できるように構成したので、プロ
グラムの並列性に応じて複数の機能ユニットを効率よく
使って、処理速度を向上させる効果がある。
【図面の簡単な説明】
第1図はこの発明の一実施例の構成を示すブロック図、
第2図は同実施例の動作を説明するための命令フォーマ
ットの態様図、第3図は同実施例の具体的な構成を示す
ブロック図、第4図は第3図に示した装置の動作を説明
するためのタイムチャート、第5図は従来の並列処理装
置の構成を示すブロック図である。 (101)〜(103)  :機能ユニット(106)
  :制御部 (304)  ニブログラム (301)〜(303)、 (507)  :命令ユニ
ット(501i)  :レジスタ・ファイルなお、各図
中、同一符号は同一または相当部分を示す。

Claims (1)

    【特許請求の範囲】
  1. 複数の機能ユニットを持つ並列処理装置において、前記
    機能ユニットの個数をNとしたとき、N以下で且つ2以
    上の整数をMとしプログラムの上からM個を1組として
    同時にフェッチし、各命令間の並列性により予め決めら
    れた実行順序に従って命令を複合して前記機能ユニット
    に渡すM個の命令ユニットと、これらの命令ユニットの
    全てが複合を開始したことを判別して次の命令のフェッ
    チを指示する制御部とを備えたことを特徴とする並列処
    理装置。
JP29520888A 1988-11-22 1988-11-22 並列処理装置 Pending JPH02140832A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP29520888A JPH02140832A (ja) 1988-11-22 1988-11-22 並列処理装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP29520888A JPH02140832A (ja) 1988-11-22 1988-11-22 並列処理装置

Publications (1)

Publication Number Publication Date
JPH02140832A true JPH02140832A (ja) 1990-05-30

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ID=17817605

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Application Number Title Priority Date Filing Date
JP29520888A Pending JPH02140832A (ja) 1988-11-22 1988-11-22 並列処理装置

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