JPH02140946A - プローバー - Google Patents

プローバー

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Publication number
JPH02140946A
JPH02140946A JP63295081A JP29508188A JPH02140946A JP H02140946 A JPH02140946 A JP H02140946A JP 63295081 A JP63295081 A JP 63295081A JP 29508188 A JP29508188 A JP 29508188A JP H02140946 A JPH02140946 A JP H02140946A
Authority
JP
Japan
Prior art keywords
defective
wafer
tray
prober
present
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63295081A
Other languages
English (en)
Inventor
Masatake Iwanami
岩波 将武
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Filing date
Publication date
Application filed by Seiko Epson Corp filed Critical Seiko Epson Corp
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Publication of JPH02140946A publication Critical patent/JPH02140946A/ja
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  • Testing Of Individual Semiconductor Devices (AREA)
  • Testing Electric Properties And Detecting Electric Faults (AREA)
  • Testing Or Measuring Of Semiconductors Or The Like (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 [産業上の利用分野] 本発明は、プローバーのICの電気特性試験に関しIC
のハンドリングに関するものである。
[発明の概要] 本発明はプローバーにおいて、ICの電気特性試験(以
下電性と称す)のICのハンドリングをIC1個の状態
で型持できるようにしたものである。
[従来の技術] 従来のプローバーは第2図のような半導体基鈑(以下ウ
ェハーと称す)lの状態にて、第4図のようにウェハー
1をテーブル5に乗せ、テーブル5をZ方向に下げX−
Y方向に移動させ第2のZのようなIC1個(以下IC
チップと称する)を選択し、IC試験装置と結ばれた第
4図のプローブカード3とプローブ針4にて前記テーブ
ルを2方向に上げ、前記ICと接続し型持を行っていた
。
〔発明が解決しようとする課題] しかし、従来の技術ではICの電性結果の良品不良品は
ICに不良品マークのみ行ない後工程にし良品不良品を
ダイシング後選別しなければいけない課題があった。
そこで、本発明は第2図の1のようなウェハー状態でな
く第3図の2のようなIC1個の第5図のようにハンド
リングすることにより、良品不良品をこの型持工程にて
一度に分類できることを目的としている。
〔課題を解決するための手段j 上記課題を解決するために本発明は、予めグイリングさ
れたウェハーからICを1チツプごと取り出しICの型
持のためのハンドリングすることを特徴とする。
r実 施 例】 本発明の、実施例を図面にもとづいて説明する。
第1図(a)〜(d)において、グイリングされICが
1個1個になったウェハー1′よりIC2−1を111
11取りあげ搬送部6に置かれる(第1図(a))、置
かれたI C2−2がプローブカード3の下に送られ、
送られたIC2−3が第5図のようにプローブ針4と前
記ICが接続され型持が行なわれる(第1図(b))、
その結果前記ICの良品不良品の判定がなされ搬送部上
のIC2−4が除材位置に来ると良品ならば良品トレー
7、不良品ならば不良品トレー8へ選別される(第1図
(c)、(d))。
この動作が順次行なわれることにより前記グイリングさ
れたウェハー1′のICが全て前記良品トレー7、前記
不良品トレー8に選別される。
C発明の効果〕 本発明は以上説明したように、ICをチップ状態で型持
を行えることにより、ICの良品不良品の選別が一度に
できる効果がある。
また第1図の良品トレー7をリードフレーム、テープ、
基板などにすることにより、ICのダイアタッチ工程を
同時に行なえることを可能とした。
【図面の簡単な説明】
第1図(a)〜(d)は実施例を示す概略図。 第2図は従来の電性方法のウェハーの状態を示す図、第
3図は本発明の型持のチップの状態を示す図、第4図は
従来の型持の状態を示す図、第5図は本発明の型持の状
態を示す図。 l・・・ウェハー 2・・・ICチップ 3・・・プローブカード 2−2 ・ 2−3 ・ 2−4 ・ 2−5 ・ 2−6 ・ ・ブーブカード針 ・テーブル ・搬送部 ・良品トレー ・不良品トレー ・ウェハーを貼り付けたテープ ・前記テープを支えるリング ・グイリングされたウェハー ・グイリングされIIIIIIIMになったICチップ ・搬送部に送られたICチップ ・測定部に送られたICチップ ・除材部に送られたICチップ ・良品トレーに置かれた良品のICチ ップ ・不良品トレーに置かれた不良品のI Cチップ 以上

Claims (1)

    【特許請求の範囲】
  1. 半導体装置のICの電気特性を測定する装置の中のプロ
    ーバーにおいて、ICのチップ状態でロード、測定、ア
    ンロードの機能を装備した事を特徴とするプローバー。
JP63295081A 1988-11-22 1988-11-22 プローバー Pending JPH02140946A (ja)

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JP63295081A JPH02140946A (ja) 1988-11-22 1988-11-22 プローバー

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JPH02140946A true JPH02140946A (ja) 1990-05-30

Family

ID=17816070

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JP (1) JPH02140946A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0567655A (ja) * 1991-09-05 1993-03-19 Mitsubishi Denki Eng Kk 半導体素子用特性検査装置
TWI473189B (zh) * 2012-06-15 2015-02-11 Powertech Technology Inc 已單離晶粒堆疊封裝件之晶圓級測試方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0567655A (ja) * 1991-09-05 1993-03-19 Mitsubishi Denki Eng Kk 半導体素子用特性検査装置
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