JPH02141014A - 波形等化回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、入力アナログ信号のピーク位置を検出するこ
とにより、２値のデジタル信号を生成する信号生成回路
に設けられる波形等化回路に関する。

［従来の技術］ 従来より、記憶情報読出し回路において、記憶情報検出
手段によって読出された再生アナログ信号のピーク位置
を、微分を用いたピーク検出器により２値のデジタル信
号に復調するようにした回路が知られている。

第４図は、このようなピーク検出器（復調回路）の具体
的構成を示すブロック図である。

このピーク検出器は、入力信号の高域成分を通す微分器
１０と、高域ノイズ成分を減少させて信号のＳ／Ｎを向
上するためのローパスフィルタ１１と、入力信号のゼロ
クロスレベルを境界として比較動作するゼロクロスコン
パレータ１２と。

入力信号のある電位レベルＶＴＲを境界として比較動作
するレベルコンパレータ１３と、入力信号を一定時間ｔ
２遅らせる遅延回路１４と、２つの入力信号レベルの積
を出力する積論理回路１５とを有している。

上記微分器１０は、再生アナログ信号の入力部（第４図
中■）を有し、後述の波形等化回路を通った再生アナロ
グ信号が入力される。ローパスフィルタ１１の出力！ｇ
Ａ（第４図中■）からは上記再生アナログ信号を微分器
１０で微分し、ローパスフィルタ１１により高域ノイズ
成分を除去した信号が生成される。ここで再生アナログ
信号のピーク位置は、ローパスフィルタ１１からの出力
信号のゼロクロス点に対応する。そしてこのゼロクロス
点ヲ境界としてゼロクロスコンパレータ１２により反転
されたゼロクロスコンパレータ出力が積論理回路の一方
の入力端子に供給される（第４図中■）。

また、ローパスフィルタ１１の出力信号は、所定のスレ
シ這ルドレベルＶＴＨを境界として、レベルコンパレー
タ１３により反転され、このレベルコンパレータ出力（
第４図中丸■）は遅延回路１４に供給され、時間ｔ２だ
け遅延され、積論理回路１５の他方の入力端子に供給さ
れる（第４図中■）。

そして、積論理回路の出力信号が最終デジタル復調デー
タとして得られる。

第５図は、このような最終デジタル復調データの生成過
程を示す波形図である。なお、図中■から■は、第４図
におけるピーク検出器の各部の信号波形を示している。

またこのようなピーク検出器に波形等化した入力アナロ
グ信号を供給するための波形等化回路として、第６図に
示すものが知られている。

この波形等化回路は、入力信号を一定時間ｔ１だけ遅ら
せる遅延回路ｌ、２と、信号レベルを可変させる可変回
路７と、信号レベルを反転させる反転回路８と、バッフ
ァ９とを有している。

この波形等化回路では、入力信号が、第６図中Ａ点にお
いて遅れのない信号、Ｂ点においてｔｌだけ遅延した信
号、０点において２ｔｌだけ遅延した信号として出力さ
れる。そして、Ａ点および０点における信号は、可変回
路７において所定のレベルに可変され、反転回路８によ
り反転される。また、このような反転信号におよびＬは
、上記Ｂ点の信号がバッファ９を通ったところで加算さ
れ、波形等化された出力信号Ｍとして出力される。

第７図（１）は、単一のパルス波形入力信号が、上記の
ような波形等化される場合の過程を示す波形図であり、
第７図（２）は、連続する２つのパルス波形入力信号が
、波形等化される場合の過程を示す波形図である。

上述のように波形等化される信号が第６図中Ｂ点の波形
であるとすると、入力信号の符号量干渉した部分は波形
等化された結果、第７図（２）に示すように、レベルｒ
ＮＪからレベル「０」に振幅レンジが拡大し、符号量干
渉した部分の符号の判別が容易となり誤動作しないよう
になる。

［発明が解決しようとする課題］ しかしながら、上述のような従来の波形等化回路では、
波形等化の効果を強めるに従い、符号量干渉の度合いが
軽減されるが、それにつれて捩輻のはね返りの部分（第
７図中棚幅Ｐ）が生じてしまうため、第６図に示すよう
な構成のピーク検出器においては以下のような不都合を
生じる恐れがあった。

すなわち上記構成のピーク検出器に波形等化された信号
が入力されると、この信号が微分されることにより、本
来の信号部分以外に波形等化によって派生的に生じたは
ね返り部分が微分されることから、第８図に示すように
、はね返りの部分Ｑに基き、ローパスフィルタ１１の出
力に派生波形部分Ｈの部分が生じてしまう、そして第８
図に示すように、上記派生波形部分Ｒがレベルコンパレ
ータ１３のスレショルドレベルＶＴＲを越えるような場
合には、レベルコンパレータ１３および遅延回路１４の
生成信号（第８図中■）に見られるように、疑似信号Ｒ
Ｄが生成されてしまう、一方。

ゼロクロスコンパレータ１２の出力は、遅延回路１４の
出力信号の疑似信号ＲＤのタイミング期間では不定とな
っているので、上記デジタル復調データには本来の復調
データ以外に疑似データＲＩＤが復調されてしまい、以
後のデータ復調動作に影響を及ぼしてしまう問題点があ
る。

また、第９図（１）〜（３）は、波形等化回路に通さな
い原信号をピーク検出器で復調した場合と、波形等化回
路に通した場合での波形等化の割合いに対する復調信号
についての比較例を示す波形図である。

第９図（１）から分かるように、従来、高密度記録され
たディスク媒体の特に内周部の信号再生時に生じる符号
量干渉に対し、デジタルデータをピーク検出にて復調す
る場合には、波形等化のような補正をしないそのままの
アナログ再生信号を復調した場合には、符号量干渉領域
でのデータの欠落が生じ、正しいデータの復調ができな
い。

そこで、第９図（２）に示すように、波形等化等の手法
により、符号量干渉を減少させてデータ復調する方法が
用いられているが、干渉低減効果を上げていくほど干渉
分の低減効果は上がるが。

反面等化により生じるはね返りの部分も増加し。

データ復調の結果疑似データＲＩＤが生成されてしまい
、やはり正しいデータ復調ができなくなる。

一方、波形等化を行なっても、第９図（３）に示すよう
に、干渉の低減効果を弱めれば、等化により生じるはね
返りの部分はそれほど大きくなくなり、上記疑似データ
ＲＩＤも生じなくできるが、反面本来の干渉領域での正
しいデータの復調ができなくなってくる。

以上のように、従来の手法によれば、波形等化により符
号量干渉を低減させつつデータ復調により疑似データを
生じさせないようにしなければならず、符号量干渉が増
してもそれに応じて強力な波形等化を施すことができな
かった。

また、従来の波形等化手段として、一般によく知られて
いるトランスバーサルフィルタで伝達特性が Ｈ（ω）　＝１−２ＸＫ　ｃｏＳωｔ （Ｋ：等化率係数、ｔ：遅延時間） となるような余弦特性を利用した波形等化では、第６図
における遅延回路の数を増加させて。

より多くの遅延信号により波形等化することにより、波
形等化を強めてもはね返りのレベルＰは平滑化され低く
抑えられることは一般的に公知となっている。しかし、
これはあくまでも、理想的なものであり、実際には使用
する遅延素子数の増加およびコスト面から考えると、実
現性があまりなく、少ない遅延素子と限られたコストか
らはね返りのレベルＰを失くすことは困難となっている
。

本発明は、波形等化を強めてもはね返り部分を生じるこ
とがなく、符号量干渉を有効に防止して正しい復調を行
なうことができる波形等化回路を提供することを目的と
するものである。

［課題を解決する手段］ 本発明は、入力アナログ信号のピーク位置を検出するこ
とにより、２値のデジタル信号を生成する信号生成回路
に設けられる波形等化回路において、上記入力アナログ
信号を所定時間遅延させた第１の遅延アナログ信号と、
さらに同一の所定時間遅延させた第２の遅延アナログ信
号とを生成する遅延手段と、上記入力アナログ信号と第
１および第２の遅延アナログ信号とを入力し、上記入力
アナログ信号と上記第１の遅延アナログ信号、上記第１
の遅延アナログ信号と上記第２の遅延アナログ信号、お
よび上記入力アナログ信号と上記第２の遅延アナログ信
号の３通りの組合せに対し、各組の２つの信号の振幅レ
ベルを逐次比較し、低い方の振幅レベルを出力する論理
演算手段と、上記入力アナログ信号と上記第２の遅延ア
ナログ信号の組合せに対する上記論理演算手段の出力信
号を基準とし、この出力信号と他の組合せに基く論理演
算手段の出力信号とから差分信号を得る第１のアナログ
演算手段と、このアナログ演算手段の出力差分信号を整
流する整流手段と、この整流手段の信号レベルを変化さ
せて波形等化補正信号を出力する可変手段と、この波形
等化補正信号と上記第２の遅延アナログ信号との合成を
行なう第２のアナログ演算手段とを有することを特徴と
する。

［作用］ 本発明では、上記各演算手段、整流手段および可変手段
を経て得られる波形等化補正信号が、上記第１の遅延ア
ナログ信号と時間的に位相の合致したものとなる。した
がって、この波形等化補正信号と上記第１の遅延アナロ
グ信号を合成して波形等化信号を得ることにより、波形
等化率を強めた場合にも信号の裾部分のはね返りのない
波形等化信号を生成することができ、この波形等化信号
を復調した場合にも疑似データを生ずることなく、適正
な復調処理を行なうことができる。

［実施例］ 第１図は１本発明の一実施例による波形等化回路を示す
ブロック図であり、第２図（１）および（２）は、この
波形等化回路の各部における出力波形を示す波形図であ
る。

この波形等化回路は、入力アナログ信号を周波数特性一
定で遅延時間ｔ１だけ遅らせる遅延回路２１および２２
と、２つの入力信号を逐次比較して、ある時点における
低い方のレベル信号を選択して出力する論理和演算回路
２３〜２５と、全波整流合成回路２６と、この余波整流
合成回路２６の出力信号レベルを変化させる可変回路２
７とを有している。

以上のような構成において、第１の遅延回路２１の入力
端（第１図中Ａ）から入力されたアナログ信号は、この
第１の遅延回路２１の出力段（第１図中Ｂ）で上記入力
アナログ信号に対して時間的にｔ１遅れた第１の遅延ア
ナログ信号として出力されるとともに、第２の遅延回路
２２の出力段（第１図中Ｃ）で、上記入力アナログ信号
に対して時間的に２ｔｌ遅れた第２の遅延アナログ信号
として出力されることになる。

第１の論理和演算回路２３には、上記入力アナログ信号
と第２の遅延アナログ信号が入力され、互いの振幅レベ
ルが逐次比較され、第２図中Ｆに示すように、ある時点
において低い方の信号レベルが選択され出力される。

これと同様にして、論理和演算回路２４には、上記入力
アナログ信号と第１の遅延アナログ信号が入力され、論
理和演算回路２５には、上記第１の遅延アナログ信号と
第２の遅延アナログ信号が入力され、それぞれ逐次比較
されることにより、第２図中りおよびＥに示すように、
低い方の信号レベルが選択され出力される。

なお、第２図中、記号ａ−ｅは、各信号の振幅レベルを
示している。

そして、論理和演算回路２３の出力から論理和演算回路
２４の出力を減算処理した減算出力信号（第２図中Ｇ）
と論理和演算回路２３の出力から論理和波′Ｘ回路２５
の出力を減算処理した減算出力信号（第２図中Ｈ）は、
全波整流合成回路２６に入力されて整流され、この出力
合成信号が、第２図中Ｉに示すように、波形等化補正信
号として得られる。

そしてこの波形等化信号信号工は、さらに可変回路２７
に入力され、波形等化するレベルを任意に調整された後
、第３図（１）および（２）に示すように、上記第１の
遅延アナログ信号と加算され、第３図中Ｊで示すように
、最終的な波形等化信号として生成される。

上記波形等化補正信号と、上記第１の遅延アナログ信号
とは、時間的に位相が一致しており、したがって波形等
化補正信号の振幅レベルを可変して波形等化信号の波形
等化率を強めた場合にも。

この波形等化信号の裾部分に、従来のようなはね返りが
生ずることなく、したがってこの波形等化信号を、上記
第４図に示すピーク検出方式による復号回路で処理した
場合にも、はね返り部分による疑似データが復調される
こともなくなり、良好な復調処理を行なうことができる
。

また、遅延回路に使用する遅延素子は、タップ出力付き
のものを用いれば１個で済み、コストダウンを図り得る
とともに、実装面積が少なくて済み、回路の作成上有利
となる。

［発明の効果１ 本発明によれば、互いに時間的位相の合致した波形等化
補正信号と第１の遅延アナログ信号とを生成し、これら
を合成して波形等化信号を得ることから、波形等化補正
信号のレベルを上げて波形等化率を強めた場合にも、従
来のようなはね返り部分のない波形等化信号を生成する
ことができる。

したがって、この波形等化信号を復調した場合にも疑似
データを生ずることなく、符号量干渉を有効に防止しつ
つ適正な復調処理を行なうことができる効果がある。

【図面の簡単な説明】

第１図は１本発明の一実施例による波形等化回路を示す
ブロック図である。 第２図（１）および（２）は、同実施例の波形等化回路
の各部における出方波形を示す波形図であり、第２図（
１）は、単一のパルス波形入力信号が波形等化される場
合を示し、第２図（２）は、連続する２つのパルス波形
入力信号が波形等化される場合を示す。 第３図（１）および（２）は、同実施例の波形等化回路
の最終的な波形等化信号の出方波形を示す波形図であり
、第３図（１）は、単一のパルス波形入力信号の場合を
示し、第３図（２）は、連続する２つのパルス波形入力
信号の場合を示す。 第４図は、波形等化回路が設けられるピーク検出器の具
体的構成を示すブロック図である。 第５図は、上記ピーク検出器における復調動作を説明す
る波形図である。 第６図は、従来の波形等化回路の一例を示すブロック図
である。 第７図（１）および（２）は、第６図に示す波形等化回
路の波形等化動作を説明する波形図であり、第７図（１
）は、単一のパルス波形入力信号が波形等化される場合
を示し、第７図（２）は。 連続する２つのパルス波形入力信号が波形等化される場
合を示す。 第８図は、上記ピーク検出器の各部における出力波形を
示す波形図である。 第９図（１）は、波形等化回路に通さない原信号をピー
ク検出器で復調した場合の出力波形の一例を示す波形図
である。 第９図（２）は、波形等化率の高い波形等化信号をピー
ク検出器で復調した場合の出力波形の一例を示す波形図
である。 第９図（３）は、波形等化率の低い波形等化信号をピー
ク検出器で復調した場合の出力波形の一例を示す波形図
である。 ｌ、２２・・・遅延回路、 ３．２４．２５・・・論理和演算回路、６・・・余波整
流合成回路、 ７・・・可変回路。

Claims (1)

1. 【特許請求の範囲】 入力アナログ信号のピーク位置を検出することにより、
   ２値のデジタル信号を生成する信号生成回路に設けられ
   る波形等化回路において、 上記入力アナログ信号を所定時間遅延させた第１の遅延
   アナログ信号と、さらに同一の所定時間遅延させた第２
   の遅延アナログ信号とを生成する遅延手段と； 上記入力アナログ信号と第１および第２の遅延アナログ
   信号とを入力し、上記入力アナログ信号と上記第１の遅
   延アナログ信号、上記第１の遅延アナログ信号と上記第
   ２の遅延アナログ信号、および上記入力アナログ信号と
   上記第２の遅延アナログ信号の３通りの組合せに対し、
   各組の２つの信号の振幅レベルを逐次比較し、低い方の
   振幅レベルを出力する論理演算手段と； 上記入力アナログ信号と上記第２の遅延アナログ信号の
   組合せに対する上記論理演算手段の出力信号を基準とし
   、この出力信号と他の組合せに基く論理演算手段の出力
   信号とから差分信号を得る第１のアナログ演算手段と； このアナログ演算手段の出力差分信号を整流する整流手
   段と； この整流手段の信号レベルを変化させて波形等化補正信
   号を出力する可変手段と； この波形等化補正信号と上記第１の遅延アナログ信号と
   の合成を行なう第２のアナログ演算手段と； を有することを特徴とする波形等化回路。