JPH0214328A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、既存のマイクロプロセッサとオブジェクト・
コードの互換性があり、割り込み処理のリターンアドレ
スの発生方法に違いのあるマイクロプロセッサを使用し
たシステムにおいて、その非互換性を解消するためのメ
モリ制御装置に関する。

〔従来の技術〕

従来、既存のマイクロプロセッサとオブジェクト・コー
ドでの互換性のあるマイクロプロセッサにおいて、同じ
割り込み処理におけるリターンアドレスの発生方法が異
なっているものがあった。

〔発明が解決しようとする課題〕

しかし、割り込み処理のリターンアドレスの発生方法の
違いにより、それぞれのマイクロプロセッサにおいて、
同じソフトウェアで異なった動作を起こすという問題点
を有していた。

そこで、本発明は従来のこのような問題点を解決するた
めに、リターンアドレスの９発生方法の違う割り込みが
発生しても、各々のマイクロプロセッサで同じ動作をさ
せることを目的とする。

〔課題を解決するための手段〕

上記問題点を解決するために、本発明では、既存のマイ
クロプロセッサを割り込み処理のリターンアドレス発生
方法の違う割り込みのベクタが書かれているメモリに対
して、リード・ライト動作を制御し、第１図のようにラ
イト時には、そのメモリに書き込まれ（データの流れ３
．６）リード時には、メモリが切り替えられて他方のメ
モリが読み出され（データの流れ４．５、）る機能をも
つ回路又は、ライト時に、第２図のようにメモリを切り
替えて他のメモリに書き込み、リード時には、そのメモ
リが読み出せる機能をもつ回路と、その回路を制御し、
リターンアドレスを修正する機能のあることを特徴とす
る。

〔作　用〕

上記のように構成された装置を、コンピュータに付加す
ることにより、上記別メモリに、リターンアドレス修正
ルーチンの先頭アドレスを書き込んでおけば、目的の割
り込み発生時にはマイクロプロセッサが参照する値を、
処理ルーチンの先頭にすることができる。処理ルーチン
内でリターンアドレスを既存のマイクロプロセッサにお
ける同じ割り込みで発生するリターンアドレスに等しく
なるように修正する。そして、別メモリをリードするこ
とにより、本来の割り込み処理ルーチンの先頭アドレス
を得ることができるので、そこに制御を移すことにより
、既存のマイクロプロセッサを用いたシステムと同様な
動作を得ることができる。

〔実　施　例〕

以下に本発明の実施例を示す。第３図は、本発明を実現
するためのメモリ制御回路の実施例である。第３図にお
いて、１は、特別割り込みベクタ用アドレステコード回
路下あり、特別割り込みベクタのアドレスが選択された
時に、信号３５に０を出力し、それ以外のアドレスが選
択された時、１を出力する。２は、メモリセレクト回路
であり、ソフトウェアからのセレクト信号（図示せず）
により、ＢＡＮＫ信号３０を決定する。特別割り込みベ
クタとは、既存のマイクロプロセッサと、割り込み処理
からのリターンアドレスの発生方法の違う割り込みの割
り込みベクタである。

第４図に、メモリマツプを示す。この図で、メモリ２０
は、特別割り込みベクタ、メモリ２１はメモリ２０に対
応した動作上問題のない別のメモリである。また、ＭＲ
Ｎは、メモリ・リード信号、ＭＷＮは、メモリ・ライト
信号、ＭＲＯは、メインメモリ２５に対するメモリ・リ
ード信号、ＭＲｌは、メモリ２１に対するメモリ・リー
ド信号、ＭＷＯは、メインメモリ２５に対するメモリー
ライト信号、ＭＷｌはメモリ２１に対するメモリ・ライ
ト信号である。

この回路は、ＢＡＮＫ信号３０が０のとき信号３１は１
、信号３６は信号３５と等しくなり、信号３５がＯのと
き、ゲート４２とゲート４３が開き、信号３５が１のと
き、ゲート４１とゲート４３が開く。またＢＡＮＫ信号
３５が１のとき、信号３６は１、信号３１ば信号３５と
等しくなり、信号が０のとき、ゲート４１とゲート４４
が開き、信号３５が１のとき、ゲート４１とゲート４３
が開く。これにより、特別割り込みベクタが選択された
とき、ＢＡＮＫ信号３０が０ならば、メモリ２１が読み
出され、メモリ２０に書き込むことができ、ＢＡＮＫ信
号３０が１ならば、メモリ２０が読み出され、メモリ２
１に書き込むことができる。また、特別割り込みベクタ
が選択されない時は、読み書きは、メインメモリ２５に
対して行われる。

既存のプロセッサを、プロセッサ０、プロセッサ０と、
オブジェクトコード上で互換性があり、割り込み処理か
らのリターンアドレスの発生力の異なるプロセッサを、
プロセッサ１とする。

第５図において、プロセッサ０では、命令５１において
、特別割り込みが発生した時、その処理からのリターン
アドレスは、次の命令５２になっておりプロセッサ１は
、命令５１において発生した、特別割り込みの、処理か
らのリターンアドレスが命令５１になっているとする。

これでは、プロセッサ１では、命令５１においてループ
してしまい、プロセッサ０とまったく違う動作になって
しまう、そこで、命令５１において発生した割り込みの
、割り込みベクタを、ベクタ５３のようにリターンアド
レス処理ルーチンにしておき、リターンアドレス処理ル
ーチン内において、割り込み処理からのリターンアドレ
スを命令５２に修正を行ない、本来の割り込み処理ルー
チンに処理を移せば（矢印５４）、処理後のリターンア
ドレスは命令５２になるので、プロセッサ０とプロセッ
サ２は見かけ上同じ動作をしたことになる。そこで、こ
の回路を用いたシステムにおいて、起動時にＢＡＮＫ信
号３５を１にしてメモリ２１に、リターンアドレス修正
ルーチンの先頭アドレスを書き込み、ＢＡＮＫ信号３５
を０にする。（／Ｏ０）このようにしておくことにより
、特別割り込みベクタについては、リード時には、リタ
ーンアドレス修正ルーチンの先頭アドレスが読み出され
、ライト時には、メモリ２０にデータが書き込まれる。

そこで、アプリケーション・プログラム等を実行する。

（／Ｏ１）実行中に、特別割り込みが発生すると、特別
割り込みベクタが参照されるが、この時読み出されるの
は、メモリ２１であり、（／Ｏ２）リターンアドレス修
正ルーチンの先頭アドレスを指しているので、特別割り
込みの処理ルーチンではなくて、リターンアドレス修正
ルーチンに制御が移される。（／Ｏ３） リターンアドレス修正ルーチンにおいては、リターンア
ドレスが等しくなるように、リターンアドレスを書き替
えておき、ＢＡＮＫ信号３５を１にして、メモリ２０を
読み出す。これにより、本来の割り込み処理の先頭アド
レスを得ることができる。そしてＢＡＮＫ信号を０にし
、（／Ｏ４）本来の割り込み処理ルーチンに制御を移す
。（／Ｏ６）これにより、見かけ上同じ動作をされるこ
とが可能になる。すなわち、割り込み処理からのリター
ンアドレスの発生方法の違いによる非互換性は解消され
る。

次に、８０２８６ＣＰＵと８０８６ＣＰＵの場合を具体
例として説明する。８０２８６ＣＰＵは、８０８６ＣＰ
Ｕとオブジェクトコード上では互換性があるが、０除算
割り込み処理のリターンアドレスの発生法が違うマイク
ロプロセッサである。

そのため０除算割り込みが発生した場合、その割り込み
処理、リターンアドレスが異なることによる非互換性が
発生している。

この非互換性を解消するために、第７図のような回路を
用いる。この回路は、アドレスバスＡＢ２〜Ａ３２３が
すべてＯの時に信号３５に０を出力し、それ以外の時は
、信号３５に１を出力する。

０除算割り込みベクタは、メモリアドレスのＯＨ−３Ｈ
に格納されているので、０除算割り込みベクタが選択さ
れた時には、信号３５に０が出力され、それ以外のアド
レスが選択された時には、信号３５に１が出力される。

また、メモリセレクト回路では、アドレスバスＡＢＯ〜
ＡＢ３がすべて１で、アドレスバスＡＢ４〜ＡＢ７がす
べて０の時で、ＩＯＷ信号が０から１になる時のＤＢＯ
がＢＡＮＫ信号３０として出力される、すなわち、Ｉ／
Ｏボー、トＯＦＨに０を出力するとＢＡＮＫ信号３０に
は０が出力され、Ｉ／ＯポートＯＦをｉこ１を出力する
とＢＡＮＫ信号３０に１が出力される。この時のメモリ
マツプを第９図に示す。

第８図に、この時のメモリマツプを示す、この図で、メ
モリ６１は８０２８６ＣＰＵのメインメモリ、メモリ６
２は、メインメモリ６１上にある０除算割り込みベクタ
の書かれるメモリ、メモリ６３は、メモリ６１に対応し
た動作上問題のないバンクメモリである。また、第７図
において、ＭＲＯは、メインメモリ６１に対するメモリ
・リード信号、ＭＨＩはバンクメモリ６３に対するメモ
リ・リード信号、ＭＷＯは、メインメモリ６１に対する
メモーリ・ライト信号、ＭＷＩは、バンクメモリ６３に
対するメモリ・ライト信号である。

前述したように、第７図の回路では、０除算割り込みベ
クタが選択された時、ＢＡＮＫ信号３０が０の時は、メ
モリ・リードに関しては、バンクメモリ６３の内容が読
み出され、メモリ・ライトに関しては、メインメモリ６
１の０除算割り込みベクタ６２に書き込まれる。また、
ＢＡＮＫ信号３０が１の時は、メモリリードに関しては
、メインメモリ６１の０除算割り込みベクタ６２の内容
が読み出され、メモリ・ライトに関しては、バンクメモ
リ６３に書き込まれる。仮に、 ＤＩＶ　　ＤＸＳＢＸ という命令において、ＢＸ−０であったとすると、８０
２８６ＣＰＵ、８０８６ＣＰＵ共に０除算割り込みを発
生するが、その処理ルーチンからのリターンアドレスは
、８０２８６ＣＰＵは割り込みを起こした命令を指して
いるが、８０８６ＣＰＵでは、割り込みを起こした命令
の次の命令を指している。もしＢＸ−０のまま、割り込
み処理ルーチンからリターンされると８０２８６ＣＰＵ
では、再び０除算割り込みを発生し、プログラムがスト
ップしてしまう。ところが、８０８６ＣＰＵにおいては
、処理は割り込みを起こした命令の次の命令に移ってい
るのでその後の処理を続行する、というような非互換性
が発生しています。そこで、８０２８６ＣＰＵは０除算
割り込みが発生すると、０除算割り込みベクタを読み出
し、そのベクタの示すアドレスに制御を移す、そこで、
システムブート時に、Ｉ／Ｏポート０ＦＨＪ、：Ｏを出
力しておけば、８０２８６ＣＰＵが読み出す０除算割り
込みベクタは、バンクメモリ６°３の値にすることがで
きる。

次に、リターンアドレス修正ルーチンの例の説明をする
。このルーチンのリスリストを第１表に示す。

このリターンアドレス修正ルーチンは、割り込みが入っ
てくると、まず、アプリケーションプログラムのＯ除算
側り込み処理ルーチンへの分岐用にスタックエリアを４
バイト確保する。（２０１）次に、各レジスタの退避を
行なう。（２０２）そして、エラーを起こした命令の先
頭アドレスは、割り込み処理のリターンアドレスになっ
ているので、そのアドレスを、セグメントは、ＤＳレジ
スタに、オフセットは、ＳＩＬレジスタに入れる。　（
２０Ｂ） そして命令コードのブリフィックス部分をスキップさせ
る。（２０４）プリフィックス部分は、２進コードでは
、００１ＸＸ１／Ｏｂとなっているのでこの部分だけス
キップさせる。（２０５）次に、割り込みを起こした命
令が、除算命令かどうかを確認する。この場合は、０除
算命令は、２進コードで００ｘｘｘｌｌＯｂとなってい
るので割り込みを起こした命令がこうなっているかを確
認する。（２０６）もし、０除算命令でなければ、例え
ばＩＮＴＯ命令ならば、リターンアドレスを修正しない
まま、アプリケーションの割り込み処理ルーチンに、制
御をわたす。（２０７）除算命令であれば、その命令長
を求める。まず、命令の２バイト目を見て、コードが２
進コードで、００ｘｘｘｌｌＯｂとなっていれば、メモ
リオペランド命令であるのでこの場合は、４バイト命令
、７．６ビツト目が１１又は００の場合は、２バイト命
令、７．６ビツト目が０１なら３バイト命令、７．６ビ
ツト目が／Ｏなら４バイト命令なので、このことにより
、割り込みを起こした命令の次の命令の先頭がわかる。

（２０８）これを、リターンアドレスが書き込まれてい
るエリアに書き込めば（２０９）リターンアドレスが修
正されたことになる。

そして、メインメモリ６２の０除算割り込みベクタ６２
に書き込まれているアプリケーションの０除算割り込み
処理ルーチンのスタートアドレスをスタックエリアに分
岐用に確保したエリアに書き込む。（２／Ｏ） そして、レジスタをもどしく２１１）リターン命令を実
行すると、アプリケーションの０除算割り込み処理ルー
チンに処理を移すことができる。

そして、そのルーチンからのリターンアドレスは、Ｏ除
算側り込みを起こした命令の次の命令になり８０２８６
ＣＰＵで８０８６ＣＰＵと同様な動作をさせることが可
能になる。

これまで説明した例では、別メモリとして、バンクメモ
リを用いた例を示したが、別メモリとしては、Ｉ／Ｏメ
モリ、システムの動作上問題のないメインメモリ上のメ
モリ等、どのようなメモリを用いてもよい。

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ｅ　　＋ｏ　＞＞”ｏｃ Ｏｏ　ロ　口　Ｅ −一εＥ閃υ 〉フΦ〉− Ｎｏ（：ＣＬＯＯ ・町　ε　１）・−１ε　− ・・−’ｏ＞− 一　ロ　１コ　０　Φ Ｘ−Ｅｌ− Φに １伽 Ｓ　に 募Δ 概２ 簸ト。

ｏ’ｔ−呻 Ｑ、Ｘ← へ偽ム ｍ　区　心 ・＼Ｃ中 トへ− コもト ド１コ ト全日 コ ｖ−Ｉ　　＋ｃ： 一一ン〉ψ１−〉 閃ロロフｏ＠Ｊロ ーＣＪＸＥαα−Ｅ ミ　− 〉　句　Φ ロ　ｇ＋＋ ε リ　、α　＝ Ｑ：Ｉ：Ｉ。

Ｑ　ユ　１　ε 叩〉−αニー Φ０コｏｏυ ｕｌ：ｏ　　ニ　ａ　− ψ　Ｊ：ｆ ψ　　ψ　　ψ　　〉　　ユ ΦココＯＥ ｕ　　Ｑ　　Ｑ　　Ｅ　　− また、８０２８６ＣＰＵにあって、８０８６ＣＰＵにな
い割り込み、例えば、セグメントオーバランエラー割り
込みについて、この割り込みは、ｔｖｌＯＶ　　　ＡＸ
：　　［ＢＸコ というような、メモリアクセス命令においてＢＸ−ＯＦ
ＦＦＦＨとなるような、セグメントを超えて、メモリア
クセスしようとした場合、８０２８６ＣＰＵで発生する
割り込みである。この割り込みは、８０８６ＣＰＵでは
発生しない。そこで、この場合にも、本発明を用いリタ
ーンアドレス修正ルーチン内で８０８６ＣＰＵと同様な
処理を行い、リターンアドレスを割り込みを起こした命
令の次にして、リターンすることにより、８０２８６Ｃ
ＰＵで、８０８６ＣＰＵと同様な動作をさせることが可
能になり、この割り込みによる非互換性は、この発明を
用いることにより解消できる。

〔発明の効果〕

本発明は、以上説明したように、メモリのリード・ライ
ト動作制御回路と、その回路を制御し、リターンアドレ
スを修正するプログラムを付加することにより、既存の
マイクロプロセッサと、オブジェクト・コードで互換性
のあるマイクロプロセッサを用いたシステムにおいて、
同じ割り込み処理のリターンアドレスの発生方法が異な
ることによる、非互換性を解消することができる。

【図面の簡単な説明】

第１図、第２図は、メモリ・リード・ライト制御回路の
動作概念図。第３図は、本発明を実施する回路の一例を
示す回路図。第４図は、その時のメモリマツプを示す図
。第５図は、割り込み動作の動作図。第６図は、上記実
施例のフローチャートである。 第７図は、本発明を実施する具体的な回路図。 第８図は、その時のメモリマツプを示す図。第９図は、
第７図の回路のタイミングチャートを示す図。 ３・・・特別割り込みベクタへのライト時のデータの流
れ ・特別割り込みベクタよりのリード時 のデータの流れ ・別メモリよりのリード時のデータの 流れ ６・・・別メモリへのライト時のデータの流れ ５　・　・ ４　・ 以上 出願人　セイコーエプソン株式会社 代理人　弁理士　鈴　木　喜三部（他１名）第２図 第３図 第４図 第６図 第７図 第８図

Claims (1)

【特許請求の範囲】
1. 所定の割り込み処理を検知する検知手段と、該検知手段
   よりの結果に応じて、アクセスするＩ／Ｏメモリを切り
   換える切り換え手段と、該切り換え手段により切り換え
   られたＩ／Ｏメモリをアクセスして前記割り込み処理の
   リターンアドレスを修正するリターンアドレス修正手段
   と、を有することを特徴とする情報処理装置。