JPH0241771B2 - - Google Patents
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- JPH0241771B2 JPH0241771B2 JP9676087A JP9676087A JPH0241771B2 JP H0241771 B2 JPH0241771 B2 JP H0241771B2 JP 9676087 A JP9676087 A JP 9676087A JP 9676087 A JP9676087 A JP 9676087A JP H0241771 B2 JPH0241771 B2 JP H0241771B2
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- memory
- interrupt
- return address
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/46—Multiprogramming arrangements
- G06F9/48—Program initiating; Program switching, e.g. by interrupt
- G06F9/4806—Task transfer initiation or dispatching
- G06F9/4812—Task transfer initiation or dispatching by interrupt, e.g. masked
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
［産業上の利用分野］
本発明は、既存のマイクロプロセツサとオブジ
エクト・コードの互換性があり、割り込み処理の
リターンアドレスの発生方法に違いのあるマイク
ロプロセツサを使用したシステムにおいて、その
非互換性を解消するための情報処理装置に関す
る。 ［従来の技術］ 従来、既存のマイクロプロセツサとオブジエク
ト・コードでの互換性のあるマイクロプロセツサ
において、同じ割り込み処理におけるリターンア
ドレスの発生方法が異なつているものがあつた。 ［発明が解決しようとする問題点］ しかし、割り込み処理のリターンアドレスの発
生方法の違いにより、それぞれのマイクロプロセ
ツサにおいて、同じソフトウエアで異なつた動作
を起こすという問題点を有していた。 そこで、本発明は従来のこのような問題点を解
決するために、リターンアドレスの発生方法の違
う割り込みが発生しても、各々のマイクロプロセ
ツサで同じ動作をさせることを目的とする。 ［問題点を解決するための手段］ 本発明は、 所定の割り込み処理を検知する検知手段と、該
検知手段よりの結果に応じて、メモリの第１所定
エリアに格納する前記割り込み処理からのリター
ンアドレスの修正処理を起動するためのリターン
アドレス修正処理起動情報により起動され前記リ
ターンアドレス修正処理を実行するリターンアド
レス修正手段と、 アクセスするメモリを前記第１所定エリアか
ら、前記割り込み処理を起動するための割り込み
処理起動情報を格納する第２所定エリアに切り替
えるメモリ切り替え手段とを有し、 所定の割り込み処理を検知した場合に該割り込
み処理からのリターンアドレスを修正する処理と
前記所定の割り込み処理を実行することを 特徴とする。 ［作用］ 上記のように構成された装置を、コンピユータ
に付加することにより、上記別メモリに、リター
ンアドレス修正ルーチンの先頭アドレスを書き込
んでおけば、目的の割り込み発生時にはマイクロ
プロセツサが参照する値を、処理ルーチンの先頭
にすることができる。処理ルーチン内でリターン
アドレスを既存のマイクロプロセツサにおける同
じ割り込みで発生するリターンアドレスに等しく
なるように修正する。そして、別メモリをリード
することにより、本来の割り込み処理ルーチンの
先頭アドレスを得ることができるので、そこに制
御を移すことにより、既存のマイクロプロセツサ
を用いたシステムと同様な動作を得ることができ
る。 ［実施例］ まず、本発明の原理を第１，２図を使つて説明
する。 まず第１図について説明する。本発明では、エ
リア１０にある値（例えば01H）を書いた場合
（データフロー１１３）、該01Hを読み出すために
CPUはエリア１１をアクセスする。（データフロ
ー１１４）そして該エリア１１へのリードアクセ
スが変換されて、実際にはエリア１０をアクセス
することになる。 又、エリア１１にある値（例えば02H）を書い
た場合（データフロー１１６）、該02Hを読み出
すためにCPUは、エリア１０をアクセスする。
（データフロー１１５）そして、前記と同様にエ
リア１０へのアクセスが、実際には、エリア１１
へのアクセスに変換され02Hが読み出される。 ここで、まず所定の割り込み処理が、検知され
る前に、CPUは、エリア１０に所定の割り込み
処理を起動させるための情報（例えば、該割り込
み処理を実行するプログラムの先頭アドレス）を
ライトし、エリア１１に該割り込み処理からのリ
ターンアドレスの修正処理を起動するための情報
（例えば、リターンアドレスの修正処理のプログ
ラムの先頭アドレス）をライトしておく。 したがつて、所定の割り込み処理が検知されて
CPUがエリア１０へリードアクセスすると、実
際には、エリア１１内にあるリターンアドレスの
修正処理を起動する情報が読み出され、割り込み
処理の前にまずリターンアドレスの修正が実行さ
れるのである。 又、第２図は、第１図と異なりライト動作につ
いてエリア１０，１１を入れ換えた場合を示す。 すなわち、第２図のケースではリードの場合
は、CPUで指定したエリアよりデータを（デー
タフロー２２４，２２５）を読み出せる。しか
し、ライトの場合は、CPUでエリア１０を指定
すると実際にはエリア１１に書かれ、（データフ
ロー２２３）エリア１１を指定すると実際にはエ
リア１０に書き込まれる。（データフロー２２６）
第２図の場合では、所定の割り込み処理が発生す
る前に、CPUがエリア１０に対してライトアク
セスを行い、実際には、エリア１１に割り込み処
理を起動させるための情報を書いておき、又、
CPUがエリア１１に対してライトアクセスを行
つて、実際には、エリア１０にリターンアドレス
の修正処理を起動するための情報を書いておく。
そうすると、所定の割り込み処理が検知されると
エリア１０がアクセスされ第１図と同様にまず、
リターンアドレスの修正処理が、実行される。 以下に本発明の実施例を示す。第３図は、本発
明を実現するためのメモリ制御回路の実施例であ
る。第３図において、１は、特別割り込みベクタ
用アドレステコード回路であり、特別割り込みベ
クタのアドレスが選択された時に、信号３５に０
を出力し、それ以外のアドレスが選択された時、
１を出力する。２は、メモリセレクト回路であ
り、ソフトウエアからのセレクト信号（図示せ
ず）により、BANK信号３０を決定する。特別
割り込みベクタとは、既存のマイクロプロセツサ
と、割り込み処理からのリターンアドレスの発生
方法の違う割り込みの割り込みベクタである。 第４図に、メモリマツプを示す。この図で、メ
モリ２０は、特別割り込みベクタ、メモリ２１は
メモリ２０に対応した動作上問題のない別のメモ
リである。また、MRNは、メモリ・リード信
号、MWNは、メモリ・ライト信号、0は、
メインメモリ２５に対するメモリ・リード信号、
MR1は、メモリ２１に対するメモリ・リード信
号、は、メインメモリ２５に対するメモリ
−ライト信号、1はメモリ２１に対するメモ
リ・ライト信号である。 この回路は、BANK信号３０が０のとき信号
３１は１、信号３６は信号３５と等しくなり、信
号３５が０のとき、ゲート４２とゲート４３が開
き、信号３５が１のとき、ゲート４１とゲート４
３が開く。またBANK信号３０が１のとき、信
号３６は１、信号３１は信号３５と等しくなり、
信号３５が０のとき、ゲート４１とゲート４４が
開き、信号３５が１のとき、ゲート４１とゲート
４３が開く。これにより、特別割り込みベクタが
選択されたとき、BANK信号３０が０ならば、
メモリ２１が読み出され、メモリ２０に書き込む
ことができ、BANK信号３０が１ならば、メモ
リ２０が読み出され、メモリ２１に書き込むこと
ができる。また、特別割り込みベクタが選択され
ない時は、読み書きは、メインメモリ２５に対し
て行われる。 既存のプロセツサを、プロセツサ０、プロセテ
ツサ０と、オブジエクトコード上で互換性があ
り、割り込み処理からのリターンアドレスの発生
方の異なるプロセツサを、プロセツサ１とする。 第５図において、プロセツサ０では、命令５１
において、特別割り込みが発生した時、その処理
からのリターンアドレスは、次の命令５２になつ
ておりプロセツサ１は、命令５１において発生し
た、特別割り込みの、処理からのリターンアドレ
スが命令５１になつているとする。これでは、プ
ロセツサ１では、命令５１においてループしてし
まい、プロセツサ０とまつたく違う動作になつて
しまう、そこで、命令５１において発生した割り
込みの、割込みベクタを、ベクタ５３のようにリ
ターンアドレス処理ルーチンにしておき、リター
ンアドレス処理ルーチン内において、割り込み処
理からのリターンアドレスを命令５２に修正を行
ない、本来の割り込み処理ルーチンに処理を移せ
ば（矢印５４）、処理後のリターンアドレスは命
令５２になるので、プロセツサ０とプロセツサ２
は見かけ上同じ動作をしたことになる。そこで、
この回路を用いたシステムにおいて、起動時に
BANK信号３５を１にしてメモリ２１に、リタ
ーンアドレス修正ルーチンの先頭アドレスを書き
込み、BANK信号３５を０にする。（100）この
ようにしておくことにより、特別割り込みベクタ
については、リード時には、リターンアドレス修
正ルーチンの先頭アドレスが読み出され、ライト
時には、メモリ２０にデータが書き込まれる。 そこで、アプリケーシヨン・プログラム等を実
行する。（101）実行中に、特別割り込みが発生す
ると、特別割り込みベクタが参照されるが、この
時読み出されるのは、メモリ２１であり、（102）
リターンアドレス修正ルーチンの先頭アドレスを
指しているので、特別割り込みの処理ルーチンで
はなくて、リターンアドレス修正ルーチンに制御
が移される。（103） リターンアドレス修正ルーチンにおいては、リ
ターンアドレスが等しくなるように、リターンア
ドレスを書き替えておき、BANK信号３５を１
にして、メモリ２０を読み出す。これにより、本
来の割り込み処理の先頭アドレスを得ることがで
きる。そしてBANK信号を０にし、（104）本来
の割り込み処理ルーチンに制御を移す。（106）こ
れにより、見かけ上同じ動作をされることが可能
になる。すなわち、割り込み処理からのリターン
アドレスの発生方法の違いによる非互換性は解消
される。 次に、80286CPUと8086CPUの場合も具体例と
して説明する。80286CPUは、8086CPUとオブジ
エクトコード上では互換性があるが、０除算割り
込み処理のリターンアドレスの発生法が違うマイ
クロプロセツサである。そのため０除算割り込み
が発生した場合、その割り込み処理、リターンア
ドレスが異なることによる非互換性が発生してい
る。 この非互換性を解消するために、第７図のよう
な回路を用いる。この回路は、アドレスバスAB
２〜AB２３がすべて０の時に信号３５に０を出
力し、それ以外の時は、信号３５に１を出力す
る。０除算割り込みベクタは、メモリアドレスの
0H〜3Hに格納されているので、０除算割り込み
ベクタが選択された時には、信号３５に０が出力
され、それ以外のアドレスが選択された時には、
信号３５に１が出力される。 また、メモリセレクト回路では、アドレスバス
AB０〜AB３がすべて１で、アドレスバスAB４
〜AB７がすべて０の時で、信号が０から１
になる時のDB0がBANK信号３０として出力さ
れる、すなわち、Ｉ／ＯポートOFHに０を出力
するとBANK信号３０には０が出力され、Ｉ／
ＯポートOFHに１を出力するとBANK信号３０
に１が出力される。この時のメモリマツプを第９
図に示す。 第８図に、この時のメモリマツプを示す、この
図で、メモリ６１は80286CPUのメインメモリ、
メモリ６２は、メインメモリ６１上にある０除算
割り込みベクタの書かれるメモリ、メモリ６３
は、メモリ６１に対応した動作上問題のないバン
クメモリである。また、第７図において、
は、メインメモリ６１に対するメモリ・リード信
号、1はバンクメモリ６３に対するメモリ・
リード信号、は、メインメモリ６１に対す
るメモリ・ライト信号、1は、バンクメモリ
６３に対するメモリ・ライト信号である。 前述したように、第７図の回路では、０除算割
り込みベクタが選択された時、BANK信号３０
が０の時は、メモリ・リードに関しては、バンク
メモリ６３の内容が読み出され、メモリ・ライト
に関しては、メインメモリ６１の０除算割り込み
ベクタ６２に書き込まれる。また、BANK信号
３０が１の時は、メモリリードに関しては、メイ
ンメモリ６１の０除算割り込みベクタ６２の内容
が読み出され、メモリ・ライトに関しては、バン
クメモリ６３に書き込まれる。仮に、 DIV DX、BX という命令において、BX＝０であつたとする
と、80286CPU、8086CPU共に０除算割り込みを
発生するが、その処理ルーチンからのリターンア
ドレスは、80286CPUは割り込みを起こした命令
を指しているが、8086CPUでは、割り込みを起
こした命令の次の命令を指している。もしBX＝
０のまま、割り込み処理ルーチンからリターンさ
れると80286CPUでは、再び０除算割り込みを発
生し、プログラムがストツプしてしまう。ところ
が、8086CPUにおいては、処理は割り込みを起
こした命令の次の命令に移つているのでその後の
処理を続行する、というような非互換性が発生し
ています。そこで、80286CPUは０除算割り込み
が発生すると、０除算割り込みベクタを読み出
し、そのベクタの示すアドレスに制御を移す、そ
こで、システムブート時に、Ｉ／ＯポートOFH
に０を出力しておけば、80286CPUが読み出す０
除算割り込みベクタは、バンクメモリ６３の値に
することができる。 次に、リターンアドレス修正ルーチンの例の説
明をする。このルーチンのリスリストを第１表に
示す。 このリターンアドレス修正ルーチンは、割り込
みが入つてくると、まず、アプリケーシヨンプロ
グラムの０除算割り込み処理ルーチンへの分岐用
にスタツクエリアを４バイト確保する。（201） 次に、各レジスタの退避を行なう。（202） そして、エラーを起こした命令の先頭アドレス
は、割り込み処理のリターンアドレスになつてい
るので、そのアドレスを、セグメントは、DSレ
ジスタに、オフセツトは、SILレジスタに入れ
る。（203） そして命令コードのプリフイツクス部分をスキ
ツプさせる。（204）プリフイツクス部分は、２進
コードでは、001××110bとなつているのでこの
部分だけスキツプさせる。（205） 次に、割り込みを起こした命令が、除算命令か
どうかを確認する。この場合は、０除算命令は、
２進コードで00×××110bとなつているので割
り込みを起こした命令がこうなつているかを確認
する。（206）もし、０除算命令でなければ、例え
ば1NTO命令ならば、リターンアドレスを修正し
ないまま、アプリケーシユンの割り込み処理ルー
チンに、制御をわたす。（207）除算命令であれ
ば、その命令長を求める。まず、命令の２バイト
目を見て、コードが２進コードで、00×××
110bとなつていれば、メモリオペランド命令で
あるのでこの場合は、４バイト命令、７、６ビツ
目が11又は00の場合は、２バイト命令、７、６ビ
ツト目が01なら３バイト命令、７、６ビツト目が
10なら４バイト命令なので、このことにより、割
り込みを起こした命令の次の命令の先頭がわか
る。（208）これを、リターンアドレスが書き込ま
れているエリアに書き込めば（209）リターンア
ドレスが修正されたことになる。 そして、メインメモリ６２の除算割り込みベク
タ６２に書き込まれているアプリケーシヨンの０
除算割り込み処理ルーチンのスタートアドレスを
スタツクエリアに分岐用に確保したエリアに書き
込む。（210） そして、レジスタをもどし（211）リターン命
令を実行すると、アプリケーシヨンの０除算割り
込み処理ルーチンに処理を移すことができる。そ
して、そのルーチンからのリターンアドレスは、
０除算割り込みを起こした命令の次のの命令にな
り80286CPUで8086CPUと同様な動作をさせるこ
とが可能になる。 これまで説明した例では、別メモリとして、バ
ンクメモリを用いた例を示したが、別メモリとし
ては、Ｉ／Ｏメモリ、システムの動作上問題のな
いメインメモリ上のメモリ等、どのようなメモリ
を用いてもよい。
エクト・コードの互換性があり、割り込み処理の
リターンアドレスの発生方法に違いのあるマイク
ロプロセツサを使用したシステムにおいて、その
非互換性を解消するための情報処理装置に関す
る。 ［従来の技術］ 従来、既存のマイクロプロセツサとオブジエク
ト・コードでの互換性のあるマイクロプロセツサ
において、同じ割り込み処理におけるリターンア
ドレスの発生方法が異なつているものがあつた。 ［発明が解決しようとする問題点］ しかし、割り込み処理のリターンアドレスの発
生方法の違いにより、それぞれのマイクロプロセ
ツサにおいて、同じソフトウエアで異なつた動作
を起こすという問題点を有していた。 そこで、本発明は従来のこのような問題点を解
決するために、リターンアドレスの発生方法の違
う割り込みが発生しても、各々のマイクロプロセ
ツサで同じ動作をさせることを目的とする。 ［問題点を解決するための手段］ 本発明は、 所定の割り込み処理を検知する検知手段と、該
検知手段よりの結果に応じて、メモリの第１所定
エリアに格納する前記割り込み処理からのリター
ンアドレスの修正処理を起動するためのリターン
アドレス修正処理起動情報により起動され前記リ
ターンアドレス修正処理を実行するリターンアド
レス修正手段と、 アクセスするメモリを前記第１所定エリアか
ら、前記割り込み処理を起動するための割り込み
処理起動情報を格納する第２所定エリアに切り替
えるメモリ切り替え手段とを有し、 所定の割り込み処理を検知した場合に該割り込
み処理からのリターンアドレスを修正する処理と
前記所定の割り込み処理を実行することを 特徴とする。 ［作用］ 上記のように構成された装置を、コンピユータ
に付加することにより、上記別メモリに、リター
ンアドレス修正ルーチンの先頭アドレスを書き込
んでおけば、目的の割り込み発生時にはマイクロ
プロセツサが参照する値を、処理ルーチンの先頭
にすることができる。処理ルーチン内でリターン
アドレスを既存のマイクロプロセツサにおける同
じ割り込みで発生するリターンアドレスに等しく
なるように修正する。そして、別メモリをリード
することにより、本来の割り込み処理ルーチンの
先頭アドレスを得ることができるので、そこに制
御を移すことにより、既存のマイクロプロセツサ
を用いたシステムと同様な動作を得ることができ
る。 ［実施例］ まず、本発明の原理を第１，２図を使つて説明
する。 まず第１図について説明する。本発明では、エ
リア１０にある値（例えば01H）を書いた場合
（データフロー１１３）、該01Hを読み出すために
CPUはエリア１１をアクセスする。（データフロ
ー１１４）そして該エリア１１へのリードアクセ
スが変換されて、実際にはエリア１０をアクセス
することになる。 又、エリア１１にある値（例えば02H）を書い
た場合（データフロー１１６）、該02Hを読み出
すためにCPUは、エリア１０をアクセスする。
（データフロー１１５）そして、前記と同様にエ
リア１０へのアクセスが、実際には、エリア１１
へのアクセスに変換され02Hが読み出される。 ここで、まず所定の割り込み処理が、検知され
る前に、CPUは、エリア１０に所定の割り込み
処理を起動させるための情報（例えば、該割り込
み処理を実行するプログラムの先頭アドレス）を
ライトし、エリア１１に該割り込み処理からのリ
ターンアドレスの修正処理を起動するための情報
（例えば、リターンアドレスの修正処理のプログ
ラムの先頭アドレス）をライトしておく。 したがつて、所定の割り込み処理が検知されて
CPUがエリア１０へリードアクセスすると、実
際には、エリア１１内にあるリターンアドレスの
修正処理を起動する情報が読み出され、割り込み
処理の前にまずリターンアドレスの修正が実行さ
れるのである。 又、第２図は、第１図と異なりライト動作につ
いてエリア１０，１１を入れ換えた場合を示す。 すなわち、第２図のケースではリードの場合
は、CPUで指定したエリアよりデータを（デー
タフロー２２４，２２５）を読み出せる。しか
し、ライトの場合は、CPUでエリア１０を指定
すると実際にはエリア１１に書かれ、（データフ
ロー２２３）エリア１１を指定すると実際にはエ
リア１０に書き込まれる。（データフロー２２６）
第２図の場合では、所定の割り込み処理が発生す
る前に、CPUがエリア１０に対してライトアク
セスを行い、実際には、エリア１１に割り込み処
理を起動させるための情報を書いておき、又、
CPUがエリア１１に対してライトアクセスを行
つて、実際には、エリア１０にリターンアドレス
の修正処理を起動するための情報を書いておく。
そうすると、所定の割り込み処理が検知されると
エリア１０がアクセスされ第１図と同様にまず、
リターンアドレスの修正処理が、実行される。 以下に本発明の実施例を示す。第３図は、本発
明を実現するためのメモリ制御回路の実施例であ
る。第３図において、１は、特別割り込みベクタ
用アドレステコード回路であり、特別割り込みベ
クタのアドレスが選択された時に、信号３５に０
を出力し、それ以外のアドレスが選択された時、
１を出力する。２は、メモリセレクト回路であ
り、ソフトウエアからのセレクト信号（図示せ
ず）により、BANK信号３０を決定する。特別
割り込みベクタとは、既存のマイクロプロセツサ
と、割り込み処理からのリターンアドレスの発生
方法の違う割り込みの割り込みベクタである。 第４図に、メモリマツプを示す。この図で、メ
モリ２０は、特別割り込みベクタ、メモリ２１は
メモリ２０に対応した動作上問題のない別のメモ
リである。また、MRNは、メモリ・リード信
号、MWNは、メモリ・ライト信号、0は、
メインメモリ２５に対するメモリ・リード信号、
MR1は、メモリ２１に対するメモリ・リード信
号、は、メインメモリ２５に対するメモリ
−ライト信号、1はメモリ２１に対するメモ
リ・ライト信号である。 この回路は、BANK信号３０が０のとき信号
３１は１、信号３６は信号３５と等しくなり、信
号３５が０のとき、ゲート４２とゲート４３が開
き、信号３５が１のとき、ゲート４１とゲート４
３が開く。またBANK信号３０が１のとき、信
号３６は１、信号３１は信号３５と等しくなり、
信号３５が０のとき、ゲート４１とゲート４４が
開き、信号３５が１のとき、ゲート４１とゲート
４３が開く。これにより、特別割り込みベクタが
選択されたとき、BANK信号３０が０ならば、
メモリ２１が読み出され、メモリ２０に書き込む
ことができ、BANK信号３０が１ならば、メモ
リ２０が読み出され、メモリ２１に書き込むこと
ができる。また、特別割り込みベクタが選択され
ない時は、読み書きは、メインメモリ２５に対し
て行われる。 既存のプロセツサを、プロセツサ０、プロセテ
ツサ０と、オブジエクトコード上で互換性があ
り、割り込み処理からのリターンアドレスの発生
方の異なるプロセツサを、プロセツサ１とする。 第５図において、プロセツサ０では、命令５１
において、特別割り込みが発生した時、その処理
からのリターンアドレスは、次の命令５２になつ
ておりプロセツサ１は、命令５１において発生し
た、特別割り込みの、処理からのリターンアドレ
スが命令５１になつているとする。これでは、プ
ロセツサ１では、命令５１においてループしてし
まい、プロセツサ０とまつたく違う動作になつて
しまう、そこで、命令５１において発生した割り
込みの、割込みベクタを、ベクタ５３のようにリ
ターンアドレス処理ルーチンにしておき、リター
ンアドレス処理ルーチン内において、割り込み処
理からのリターンアドレスを命令５２に修正を行
ない、本来の割り込み処理ルーチンに処理を移せ
ば（矢印５４）、処理後のリターンアドレスは命
令５２になるので、プロセツサ０とプロセツサ２
は見かけ上同じ動作をしたことになる。そこで、
この回路を用いたシステムにおいて、起動時に
BANK信号３５を１にしてメモリ２１に、リタ
ーンアドレス修正ルーチンの先頭アドレスを書き
込み、BANK信号３５を０にする。（100）この
ようにしておくことにより、特別割り込みベクタ
については、リード時には、リターンアドレス修
正ルーチンの先頭アドレスが読み出され、ライト
時には、メモリ２０にデータが書き込まれる。 そこで、アプリケーシヨン・プログラム等を実
行する。（101）実行中に、特別割り込みが発生す
ると、特別割り込みベクタが参照されるが、この
時読み出されるのは、メモリ２１であり、（102）
リターンアドレス修正ルーチンの先頭アドレスを
指しているので、特別割り込みの処理ルーチンで
はなくて、リターンアドレス修正ルーチンに制御
が移される。（103） リターンアドレス修正ルーチンにおいては、リ
ターンアドレスが等しくなるように、リターンア
ドレスを書き替えておき、BANK信号３５を１
にして、メモリ２０を読み出す。これにより、本
来の割り込み処理の先頭アドレスを得ることがで
きる。そしてBANK信号を０にし、（104）本来
の割り込み処理ルーチンに制御を移す。（106）こ
れにより、見かけ上同じ動作をされることが可能
になる。すなわち、割り込み処理からのリターン
アドレスの発生方法の違いによる非互換性は解消
される。 次に、80286CPUと8086CPUの場合も具体例と
して説明する。80286CPUは、8086CPUとオブジ
エクトコード上では互換性があるが、０除算割り
込み処理のリターンアドレスの発生法が違うマイ
クロプロセツサである。そのため０除算割り込み
が発生した場合、その割り込み処理、リターンア
ドレスが異なることによる非互換性が発生してい
る。 この非互換性を解消するために、第７図のよう
な回路を用いる。この回路は、アドレスバスAB
２〜AB２３がすべて０の時に信号３５に０を出
力し、それ以外の時は、信号３５に１を出力す
る。０除算割り込みベクタは、メモリアドレスの
0H〜3Hに格納されているので、０除算割り込み
ベクタが選択された時には、信号３５に０が出力
され、それ以外のアドレスが選択された時には、
信号３５に１が出力される。 また、メモリセレクト回路では、アドレスバス
AB０〜AB３がすべて１で、アドレスバスAB４
〜AB７がすべて０の時で、信号が０から１
になる時のDB0がBANK信号３０として出力さ
れる、すなわち、Ｉ／ＯポートOFHに０を出力
するとBANK信号３０には０が出力され、Ｉ／
ＯポートOFHに１を出力するとBANK信号３０
に１が出力される。この時のメモリマツプを第９
図に示す。 第８図に、この時のメモリマツプを示す、この
図で、メモリ６１は80286CPUのメインメモリ、
メモリ６２は、メインメモリ６１上にある０除算
割り込みベクタの書かれるメモリ、メモリ６３
は、メモリ６１に対応した動作上問題のないバン
クメモリである。また、第７図において、
は、メインメモリ６１に対するメモリ・リード信
号、1はバンクメモリ６３に対するメモリ・
リード信号、は、メインメモリ６１に対す
るメモリ・ライト信号、1は、バンクメモリ
６３に対するメモリ・ライト信号である。 前述したように、第７図の回路では、０除算割
り込みベクタが選択された時、BANK信号３０
が０の時は、メモリ・リードに関しては、バンク
メモリ６３の内容が読み出され、メモリ・ライト
に関しては、メインメモリ６１の０除算割り込み
ベクタ６２に書き込まれる。また、BANK信号
３０が１の時は、メモリリードに関しては、メイ
ンメモリ６１の０除算割り込みベクタ６２の内容
が読み出され、メモリ・ライトに関しては、バン
クメモリ６３に書き込まれる。仮に、 DIV DX、BX という命令において、BX＝０であつたとする
と、80286CPU、8086CPU共に０除算割り込みを
発生するが、その処理ルーチンからのリターンア
ドレスは、80286CPUは割り込みを起こした命令
を指しているが、8086CPUでは、割り込みを起
こした命令の次の命令を指している。もしBX＝
０のまま、割り込み処理ルーチンからリターンさ
れると80286CPUでは、再び０除算割り込みを発
生し、プログラムがストツプしてしまう。ところ
が、8086CPUにおいては、処理は割り込みを起
こした命令の次の命令に移つているのでその後の
処理を続行する、というような非互換性が発生し
ています。そこで、80286CPUは０除算割り込み
が発生すると、０除算割り込みベクタを読み出
し、そのベクタの示すアドレスに制御を移す、そ
こで、システムブート時に、Ｉ／ＯポートOFH
に０を出力しておけば、80286CPUが読み出す０
除算割り込みベクタは、バンクメモリ６３の値に
することができる。 次に、リターンアドレス修正ルーチンの例の説
明をする。このルーチンのリスリストを第１表に
示す。 このリターンアドレス修正ルーチンは、割り込
みが入つてくると、まず、アプリケーシヨンプロ
グラムの０除算割り込み処理ルーチンへの分岐用
にスタツクエリアを４バイト確保する。（201） 次に、各レジスタの退避を行なう。（202） そして、エラーを起こした命令の先頭アドレス
は、割り込み処理のリターンアドレスになつてい
るので、そのアドレスを、セグメントは、DSレ
ジスタに、オフセツトは、SILレジスタに入れ
る。（203） そして命令コードのプリフイツクス部分をスキ
ツプさせる。（204）プリフイツクス部分は、２進
コードでは、001××110bとなつているのでこの
部分だけスキツプさせる。（205） 次に、割り込みを起こした命令が、除算命令か
どうかを確認する。この場合は、０除算命令は、
２進コードで00×××110bとなつているので割
り込みを起こした命令がこうなつているかを確認
する。（206）もし、０除算命令でなければ、例え
ば1NTO命令ならば、リターンアドレスを修正し
ないまま、アプリケーシユンの割り込み処理ルー
チンに、制御をわたす。（207）除算命令であれ
ば、その命令長を求める。まず、命令の２バイト
目を見て、コードが２進コードで、00×××
110bとなつていれば、メモリオペランド命令で
あるのでこの場合は、４バイト命令、７、６ビツ
目が11又は00の場合は、２バイト命令、７、６ビ
ツト目が01なら３バイト命令、７、６ビツト目が
10なら４バイト命令なので、このことにより、割
り込みを起こした命令の次の命令の先頭がわか
る。（208）これを、リターンアドレスが書き込ま
れているエリアに書き込めば（209）リターンア
ドレスが修正されたことになる。 そして、メインメモリ６２の除算割り込みベク
タ６２に書き込まれているアプリケーシヨンの０
除算割り込み処理ルーチンのスタートアドレスを
スタツクエリアに分岐用に確保したエリアに書き
込む。（210） そして、レジスタをもどし（211）リターン命
令を実行すると、アプリケーシヨンの０除算割り
込み処理ルーチンに処理を移すことができる。そ
して、そのルーチンからのリターンアドレスは、
０除算割り込みを起こした命令の次のの命令にな
り80286CPUで8086CPUと同様な動作をさせるこ
とが可能になる。 これまで説明した例では、別メモリとして、バ
ンクメモリを用いた例を示したが、別メモリとし
ては、Ｉ／Ｏメモリ、システムの動作上問題のな
いメインメモリ上のメモリ等、どのようなメモリ
を用いてもよい。
【表】
【表】
また、80286CPUにあつて、8086CPUにない割
り込み、例えば、セグメントオーバランエラー割
り込みについて、この割り込みは、 MOV AX：［BX］ というような、メモリアクセス命令においてBX
＝OFFFFHとなるような、セグメントを超えて、
メモリアクセスしようとした場合、80286CPUで
発生する割り込みである。この割り込みは、
8086CPUでは発生しない。そこで、この場合に
も、本発明を用いリターンアドレス修正ルーチン
内で8086CPUと同様な処理を行い、リターンア
ドレスを割り込みを起こした命令の次にして、リ
ターンすることにより、80286CPUで、8086CPU
と同様な動作をさせることが可能になり、この割
り込みによる非互換性は、この発明を用いること
により解消できる。 ［発明の効果］ 本発明は、以上詳細に説明したように、検知手
段により所定の割り込み処理を検知するとリター
ンアドレス修正手段を起動して前記所定の割り込
み処理のリターンアドレスを修正するよう構成さ
れるので、 (a) 割り込み処理の異なるプロセツサ間の互換性
が実現できる。そのため、従来は、割り込み処
理の違いのため動かなかつたプロセツサＡ用の
ソフトウエアがプロセツサＢにおいても動くよ
うになり、ユーザーの使い勝手が大幅に向上す
る。 (b) 従来は、多数のソフトを動かすために、プロ
セツサ間の非互換性を考虜して複数のプロセツ
サを有していたが、本発明によれば、唯一のプ
ロセツサで対応でき、装置の簡略化、低価格及
び、実装スペースの節約が実現できる。 (c) 例えば、動作速度の速いプロセツサＣと、遅
いプロセツサＤがあつた場合、本発明を利用し
てプロセツサＤ用のソフトウエアをプロセツサ
Ｃで実行させることにより、従来より高速でソ
フトウエアを実行できるという大きなメリツト
を有する。
り込み、例えば、セグメントオーバランエラー割
り込みについて、この割り込みは、 MOV AX：［BX］ というような、メモリアクセス命令においてBX
＝OFFFFHとなるような、セグメントを超えて、
メモリアクセスしようとした場合、80286CPUで
発生する割り込みである。この割り込みは、
8086CPUでは発生しない。そこで、この場合に
も、本発明を用いリターンアドレス修正ルーチン
内で8086CPUと同様な処理を行い、リターンア
ドレスを割り込みを起こした命令の次にして、リ
ターンすることにより、80286CPUで、8086CPU
と同様な動作をさせることが可能になり、この割
り込みによる非互換性は、この発明を用いること
により解消できる。 ［発明の効果］ 本発明は、以上詳細に説明したように、検知手
段により所定の割り込み処理を検知するとリター
ンアドレス修正手段を起動して前記所定の割り込
み処理のリターンアドレスを修正するよう構成さ
れるので、 (a) 割り込み処理の異なるプロセツサ間の互換性
が実現できる。そのため、従来は、割り込み処
理の違いのため動かなかつたプロセツサＡ用の
ソフトウエアがプロセツサＢにおいても動くよ
うになり、ユーザーの使い勝手が大幅に向上す
る。 (b) 従来は、多数のソフトを動かすために、プロ
セツサ間の非互換性を考虜して複数のプロセツ
サを有していたが、本発明によれば、唯一のプ
ロセツサで対応でき、装置の簡略化、低価格及
び、実装スペースの節約が実現できる。 (c) 例えば、動作速度の速いプロセツサＣと、遅
いプロセツサＤがあつた場合、本発明を利用し
てプロセツサＤ用のソフトウエアをプロセツサ
Ｃで実行させることにより、従来より高速でソ
フトウエアを実行できるという大きなメリツト
を有する。
第１図、第２図は、メモリ・リード・ライト制
御回路の動作概念図。第３図は、本発明を実施す
る回路の一例を示す回路図。第４図は、その時の
メモリマツプを示す図。第５図は、割り込み動作
の動作図。第６図は、上記実施例のフローチヤー
トである。第７図は、本発明を実施する具体的な
回路図。第８図は、その時のメモリマツプを示す
図。第９図は、第７図の回路のタイミングチヤー
トを示す図。 １１３……特別割り込みベクタへのライト時の
データの流れ、１１４……特別割り込みベクタよ
りのリード時のデータの流れ、１１５……別メモ
リよりのリード時のデータの流れ、１１６……別
メモリへのライト時のデータの流れ。
御回路の動作概念図。第３図は、本発明を実施す
る回路の一例を示す回路図。第４図は、その時の
メモリマツプを示す図。第５図は、割り込み動作
の動作図。第６図は、上記実施例のフローチヤー
トである。第７図は、本発明を実施する具体的な
回路図。第８図は、その時のメモリマツプを示す
図。第９図は、第７図の回路のタイミングチヤー
トを示す図。 １１３……特別割り込みベクタへのライト時の
データの流れ、１１４……特別割り込みベクタよ
りのリード時のデータの流れ、１１５……別メモ
リよりのリード時のデータの流れ、１１６……別
メモリへのライト時のデータの流れ。
Claims (1)
- 【特許請求の範囲】 １ 所定の割り込み処理を検知する検知手段と、
該検知手段よりの結果に応じて、メモリの第１所
定エリアに格納される前記割り込み処理からのリ
ターンアドレスの修正処理を起動するためのリタ
ーンアドレス修正処理起動情報により起動され前
記リターンアドレス修正処理を実行するリターン
アドレス修正手段と、 アクセスするメモリを前記第１所定エリアか
ら、前記割り込み処理を起動するための割り込み
処理起動情報を格納する第２所定エリアに切り替
えるメモリ切り替え手段とを有し、 所定の割り込み処理を検知した場合に該割り込
み処理からのリターンアドレスを修正する処理と
前記所定の割り込み処理を実行することを 特徴とする情報処理装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23570486 | 1986-10-03 | ||
| JP61-235704 | 1986-10-03 |
Related Child Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1106433A Division JP2569801B2 (ja) | 1989-04-26 | 1989-04-26 | 情報処理装置 |
| JP1106432A Division JP2576899B2 (ja) | 1989-04-26 | 1989-04-26 | 情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63233438A JPS63233438A (ja) | 1988-09-29 |
| JPH0241771B2 true JPH0241771B2 (ja) | 1990-09-19 |
Family
ID=16989991
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9676087A Granted JPS63233438A (ja) | 1986-10-03 | 1987-04-20 | 情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63233438A (ja) |
-
1987
- 1987-04-20 JP JP9676087A patent/JPS63233438A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS63233438A (ja) | 1988-09-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term | ||
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 17 Free format text: PAYMENT UNTIL: 20070919 |