JPH02143990A - 半導体メモリ装置 - Google Patents
半導体メモリ装置Info
- Publication number
- JPH02143990A JPH02143990A JP63298551A JP29855188A JPH02143990A JP H02143990 A JPH02143990 A JP H02143990A JP 63298551 A JP63298551 A JP 63298551A JP 29855188 A JP29855188 A JP 29855188A JP H02143990 A JPH02143990 A JP H02143990A
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- JP
- Japan
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- memory cell
- circuit
- signal
- multiple choice
- judging
- Prior art date
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- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 10
- 238000001514 detection method Methods 0.000 claims description 5
- 239000011159 matrix material Substances 0.000 claims description 3
- 238000012360 testing method Methods 0.000 abstract description 14
- 230000005856 abnormality Effects 0.000 abstract description 2
- 238000012544 monitoring process Methods 0.000 abstract 1
- 238000010586 diagram Methods 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Static Random-Access Memory (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体メモリ装置に関し、特にデコーダ回路に
よりメモリセルアレイの所定のメモリセルを選択する構
成の半導体メモリ装置に関する。
よりメモリセルアレイの所定のメモリセルを選択する構
成の半導体メモリ装置に関する。
従来、この種の半導体メモリ装置は、第３図に示すよう
に、メモリセルアレイ１．ロウデコーダ２、カラムデコ
ーダ６、カラムＩ１０回路７．アドレスバッファ回路Ａ
Ｂｏ〜ＡＢ、、、及びバッファ回路Ｂｌ、Ｂ２とゲート
回路Ｇ、、Ｇ２とを含み、各種クロックを発生する制御
回路から構成されていた。
に、メモリセルアレイ１．ロウデコーダ２、カラムデコ
ーダ６、カラムＩ１０回路７．アドレスバッファ回路Ａ
Ｂｏ〜ＡＢ、、、及びバッファ回路Ｂｌ、Ｂ２とゲート
回路Ｇ、、Ｇ２とを含み、各種クロックを発生する制御
回路から構成されていた。
この半導体メモリ装置においては、通常、アドレス信号
（Ａｏ”Ａｔｔ）によりメモリセルアレイ１の１つのメ
モリセルが順次選択され、データ（ＤＩＮ、 ＤＯＵＴ
）の書込み、読出しが行なわれる。
（Ａｏ”Ａｔｔ）によりメモリセルアレイ１の１つのメ
モリセルが順次選択され、データ（ＤＩＮ、 ＤＯＵＴ
）の書込み、読出しが行なわれる。
また、同時に複数のメモリセルが選択される多重選択を
検出するには、テストパターンデータの書込み、読出し
を行い、読出されたデータが期待値と一致するか否かを
判定して行っていた。
検出するには、テストパターンデータの書込み、読出し
を行い、読出されたデータが期待値と一致するか否かを
判定して行っていた。
上述した従来の半導体メモリ装置は、多重選択を検出す
るのに、テストパターンデータの書込み、読出しを行い
、読出されたデータが期待値と一致するか否かにより判
定する構成となっているので、多重選択されたメモリセ
ルの情報であっても期待値と一致すれば不良として検出
されない等の理由により、テストパターンが複雑になり
、メモリ容量の増大に伴いテスト時間が増大するという
欠点がある。
るのに、テストパターンデータの書込み、読出しを行い
、読出されたデータが期待値と一致するか否かにより判
定する構成となっているので、多重選択されたメモリセ
ルの情報であっても期待値と一致すれば不良として検出
されない等の理由により、テストパターンが複雑になり
、メモリ容量の増大に伴いテスト時間が増大するという
欠点がある。
本発明の目的は、メモリ容量が増大しても短時間にかつ
高い精度で多重選択を検出することができる半導体メモ
リ装置を提供することにある。
高い精度で多重選択を検出することができる半導体メモ
リ装置を提供することにある。
本発明の半導体メモリ装置は、複数のメモリセルをマト
リクス状に配列したメモリセルアレイと、前記複数のメ
モリセルのうちの所定のメモリセルを選択する複数のメ
モリセル選択線と接続し、アドレス信号によりこれらメ
モリセル選択線に対しこれらメモリセル選択線のうちの
１つを選択する選択信号を出力するデコーダ回路と、前
記各メモリセル選択線に伝達された信号を入力しこれら
メモリセル選択線が多重選択されたか否かを判定する多
重選択検出手段とを有している。
リクス状に配列したメモリセルアレイと、前記複数のメ
モリセルのうちの所定のメモリセルを選択する複数のメ
モリセル選択線と接続し、アドレス信号によりこれらメ
モリセル選択線に対しこれらメモリセル選択線のうちの
１つを選択する選択信号を出力するデコーダ回路と、前
記各メモリセル選択線に伝達された信号を入力しこれら
メモリセル選択線が多重選択されたか否かを判定する多
重選択検出手段とを有している。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示すブロック図である
。
。
メモリセルアレイ１には、メモリセル選択線の複数のワ
ード線Ｗｌ〜ＷＮ及びデイジット線（図示省略）とそれ
ぞれ接続する複数のメモリセルがマトリクス状に配列さ
れている。
ード線Ｗｌ〜ＷＮ及びデイジット線（図示省略）とそれ
ぞれ接続する複数のメモリセルがマトリクス状に配列さ
れている。
ロウデコーダ２は、ワード線Ｗ１〜ＷＮと接続し、アド
レスバッファ回路ＡＢ、〜ＡＢ５を介して入力されるア
ドレス信号Ａｏ〜Ａ５により、ワード線Ｗ１〜ＷＮに対
しこれらワード線Ｗ１〜ＷＮの１つを選択する選択信号
を出力して選択されたワード線（Ｗｌ〜ＷＮ）と接続す
るメモリセルを活性化状態とする。
レスバッファ回路ＡＢ、〜ＡＢ５を介して入力されるア
ドレス信号Ａｏ〜Ａ５により、ワード線Ｗ１〜ＷＮに対
しこれらワード線Ｗ１〜ＷＮの１つを選択する選択信号
を出力して選択されたワード線（Ｗｌ〜ＷＮ）と接続す
るメモリセルを活性化状態とする。
一端をワード線Ｗ１〜ＷＮとそれぞれ接続するトランジ
スタＱｌ〜ＱＮと、これらトランジスタＱ１〜ＱＮのゲ
ートにそれぞれ制御信号Φ１〜ΦＮを供給する制御部３
と、トランジスタＱ１〜ＱＮの他端と接続してこれらト
ランジスタＱ１〜ＱＮからの信号数をカウントするカウ
ンタ回路４と、このカウンタ回路４のカウント結果によ
り所定の判断をする判定回路５とは多重選択検出手段を
構成しており、多重選択の有無をテストする場合、ワー
ド線Ｗｌ〜ＷＮに伝達された信号を制御信号Φ、〜ΦＮ
により順次カウンタ回路４へ入力し、カウンタ回路４は
入力された信号が所定のレベル（ワード線Ｗ１〜ＷＮの
１つを選択する選択信号のレベル）にある信号数をカウ
ントし、判定回路５はこのカウント結果が“１′°を越
えた場合多重選択されたと判断し異常検出信号ＳＤを出
力する。
スタＱｌ〜ＱＮと、これらトランジスタＱ１〜ＱＮのゲ
ートにそれぞれ制御信号Φ１〜ΦＮを供給する制御部３
と、トランジスタＱ１〜ＱＮの他端と接続してこれらト
ランジスタＱ１〜ＱＮからの信号数をカウントするカウ
ンタ回路４と、このカウンタ回路４のカウント結果によ
り所定の判断をする判定回路５とは多重選択検出手段を
構成しており、多重選択の有無をテストする場合、ワー
ド線Ｗｌ〜ＷＮに伝達された信号を制御信号Φ、〜ΦＮ
により順次カウンタ回路４へ入力し、カウンタ回路４は
入力された信号が所定のレベル（ワード線Ｗ１〜ＷＮの
１つを選択する選択信号のレベル）にある信号数をカウ
ントし、判定回路５はこのカウント結果が“１′°を越
えた場合多重選択されたと判断し異常検出信号ＳＤを出
力する。
なお、図示されていないが、カラムデコーダの出力側の
各メモリセルの選択線にもこの多重選択検出手段と同様
の回路が付加されている。
各メモリセルの選択線にもこの多重選択検出手段と同様
の回路が付加されている。
このように本発明は、ロウデコーダ２及びカラムデコー
ダからの各メモリセル選択線の信号を直接監視して多重
選択の有無を判定するので、従来のような複雑なテスト
パターンが不要となりテスト時間を短縮することができ
、かつ判定精度を上げることができる。
ダからの各メモリセル選択線の信号を直接監視して多重
選択の有無を判定するので、従来のような複雑なテスト
パターンが不要となりテスト時間を短縮することができ
、かつ判定精度を上げることができる。
第２図は本発明の第２の実施例を示すブロック図である
。
。
この第２の実施例が前述の第１の実施例と相違する点は
、各ワード線Ｗ１〜ＷＮの信号を一旦各メモリセルＭｌ
〜ＭＮにそれぞれ保持してからトランジスタＱｒ〜Ｑｓ
を介してカウンタ回路４に入力するようにした点にある
。
、各ワード線Ｗ１〜ＷＮの信号を一旦各メモリセルＭｌ
〜ＭＮにそれぞれ保持してからトランジスタＱｒ〜Ｑｓ
を介してカウンタ回路４に入力するようにした点にある
。
一般に、メモリセル選択線の選択過程においては、デコ
ーダ回路の出力信号が微少ではあるが浮上ることがあり
、時にはこの出力信号の浮上りによりメモリセル選択線
が誤選択されることがある。
ーダ回路の出力信号が微少ではあるが浮上ることがあり
、時にはこの出力信号の浮上りによりメモリセル選択線
が誤選択されることがある。
この実施例は、デコーダ回路の出力信号の浮上りによる
メモリセル選択線の誤選択をも検出できるようにしたも
のである。
メモリセル選択線の誤選択をも検出できるようにしたも
のである。
以上説明したように本発明は、デコーダ回路からのメモ
リセル選択線の信号を直接監視して多重選択の有無を検
出する構成とすることにより、メモリ容量が増大しても
従来のような複雑なテストパターンが必要ないのでテス
ト時間を短縮することができ、かつ検出精度を上げるこ
とができる効果がある。
リセル選択線の信号を直接監視して多重選択の有無を検
出する構成とすることにより、メモリ容量が増大しても
従来のような複雑なテストパターンが必要ないのでテス
ト時間を短縮することができ、かつ検出精度を上げるこ
とができる効果がある。
Ｍ１〜ＭＮ・・・メモリセル、Ｑｌ〜ＱＮ・・・トラン
ジスタ、Ｗ１〜ＷＮ・・・ワード線。
ジスタ、Ｗ１〜ＷＮ・・・ワード線。
ゝ、−７
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示すブロック図、第３図は従来の半導体メモリ装
置の一例を示すブロック図である。 １・・・メモリセルアレイ、２・・・ロウデコーダ、３
・・・制御部、４・・・カウンタ回路、５・・・判定回
路、６・・・カラムデコーダ、７・・・カラム１７０回
路、ＡＢｏ〜Ａ Ｂ Ｉ Ｈ・・・アドレスバッファ回
路、Ｂ。 Ｂ２・・・バッファ回路、Ｇ、、Ｇ２・・・ゲート回路
、入 ＼ ＼ ＼
施例を示すブロック図、第３図は従来の半導体メモリ装
置の一例を示すブロック図である。 １・・・メモリセルアレイ、２・・・ロウデコーダ、３
・・・制御部、４・・・カウンタ回路、５・・・判定回
路、６・・・カラムデコーダ、７・・・カラム１７０回
路、ＡＢｏ〜Ａ Ｂ Ｉ Ｈ・・・アドレスバッファ回
路、Ｂ。 Ｂ２・・・バッファ回路、Ｇ、、Ｇ２・・・ゲート回路
、入 ＼ ＼ ＼
Claims (1)
- 複数のメモリセルをマトリクス状に配列したメモリセル
アレイと、前記複数のメモリセルのうちの所定のメモリ
セルを選択する複数のメモリセル選択線と接続し、アド
レス信号によりこれらメモリセル選択線に対しこれらメ
モリセル選択線のうちの１つを選択する選択信号を出力
するデコーダ回路と、前記各メモリセル選択線に伝達さ
れた信号を入力しこれらメモリセル選択線が多重選択さ
れたか否かを判定する多重選択検出手段とを有すること
を特徴とする半導体メモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298551A JPH02143990A (ja) | 1988-11-25 | 1988-11-25 | 半導体メモリ装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63298551A JPH02143990A (ja) | 1988-11-25 | 1988-11-25 | 半導体メモリ装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02143990A true JPH02143990A (ja) | 1990-06-01 |
Family
ID=17861198
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63298551A Pending JPH02143990A (ja) | 1988-11-25 | 1988-11-25 | 半導体メモリ装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02143990A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59153183A (ja) * | 1983-02-22 | 1984-09-01 | Nippon Telegr & Teleph Corp <Ntt> | 集積回路 |
-
1988
- 1988-11-25 JP JP63298551A patent/JPH02143990A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59153183A (ja) * | 1983-02-22 | 1984-09-01 | Nippon Telegr & Teleph Corp <Ntt> | 集積回路 |
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