JPH02144647A

JPH02144647A - メモリ装置

Info

Publication number: JPH02144647A
Application number: JP29910988A
Authority: JP
Inventors: Naoki Matsunuma; 松沼　直樹
Original assignee: PFU Ltd
Current assignee: PFU Ltd
Priority date: 1988-11-26
Filing date: 1988-11-26
Publication date: 1990-06-04

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔概要〕マイクロプロセッサ等のバスに接続されるメモリ装置に
おいて、画像処理等の演算に伴うビット単位の処理の高
速化を実現するために、メモリの出力側のデータ・バス
のバスへの接続を任意に切り替える手段金持たせること
により、メモリの読出し時にデータのビット位置の変換
を行い、これにより、ピント単位の処理の高速化を少な
いハードウェアで実現したものである。

（産業上の利用分野）本発明は、計算機システムなどで使用されるメモリ装置
に関し、特にその中でも画像処理演算等に使用されるピ
ント単位の操作の高速化を図ったメモリ装置に関するも
のである。

〔従来の技術〕

近年、パーソナル・コンピュータ等の小規模なシステム
においても、画像データを扱うことに対する要求が大き
くなっている。このような画像データを扱うシステムに
おいては、拡大や縮小、鏡像変換など画像処理演算が必
要とされる。一方、パーソナル・コンピュータ等の小規
模ナシステムの中央処理装置ＣＰＵどして使用されるマ
イクロプロセッサは、本来的にコード・データの演算を
目的として作られたものであり、画像処理演算、中でも
ピントの位置関係を掻作するような演算は苦手としてい
る。

第１５図は従来のメモリ装置の１例を示す図である。同
図において、５０はメモリ、Ｂ１と８２はバス・バッフ
ァをそれぞれ示す。第１５図に示すような従来のメモリ
装置において、画像処理演算を実行しようとするど、十
分な処理速度を得ることができない。

第１６図は画像処理高速化のための従来の構成例を示す
図である。同図において、６１は画像処理プロセッサ、
Ｂはバス・バッファをそれぞれ示す。画像処理演算のハ
ードウェアＱこよる高速化を目指したシステムでは画像
処理専用のプロセッサ６１を別に持たせる構成を採用し
ている。しかし、このようなシステムでは、ハードウェ
ア量が増加し、コスト的に高価なものとなってしまう。

〔発明が解決しようとする課題〕

上述のように、第１５図に示すような従来方式では、十
分な画像処理速度を得ることが出来ず、また、第１６図
に示すような従来方式では、ハードウエア量が増加し、
高価なものとなる。

本発明は、この点に濫みて創作されたものであって、少
ないハードウェアで画像処理演算の高速化を実現するこ
とを目的としている。

〔課題を解決するための手段〕

第１図は請求項（１）記載の発明を示すものである。

請求項（１）記載の発明は、マイクロプロセッサ等のバ
スに接続されたメモリ装置において、メモリ５０からの
出力テ゛−夕とデータ・バスとの接続関係を設定するた
めの接続条件レジスタ１０と、接続条件レジスタの設定
に従い前記接続関係杏切り替える接続切替手段４０を設
けたものである。

第２図は請求項（２）記載の発明を示す図である。

請求項（２）記載の発明では、レジスタ無効化手段３０
が設けられている。レジスタ無効化下段３０は、策動化
指示信号の値に応じて、接続条件レジスタ１０を有効又
は無効にするものである。接続切替手段４０ば、接続条
件レジスタ１０が有効な場合には、接続条件レジスタ１
０の値に応じてメモリ５０の出力とデータ゛・バスとを
接続し７、接続条件レジスタ１０が無効の場合には、固
定パターンに従ってメモリ５０の出力とデータ・ハスと
を接続する。

以下、画像処理演算の一つとして鏡像変換を例として請
求項（１）、（２）記載の発明の詳細な説明する。

第６図は鏡像変換の説明図である。同図に示すように、
画像の左右を入替える変換を鏡像変換と呼ぶ。この変換
を行うためには、第７図に示すように、ピント位置の入
替え処理が必要とされる。本発明により、このよ・うな
ビット位置の入替え処理を行うためには、第７図に示す
ビット・入替え条件を接続条件レジスタ１０に設定し、
メモリを読出ずことにより実現される。

第３図は請求項（３）記載の発明を示す図である。

請求項（３）の発明においては、複数の接続条件レジス
タ１０ａ、１０ｂ、・・・と、レジスタ選択手段２０が
設けられているゆレジスタ選択手段２０は、選択指示信
号の値に応じて１個の接続条件レジスタを選択する。接
続切替手段４０は、選択された接続条件レジスタの設定
に従いメモリ出力とデータ・ハスの接続関係を定める。

第４図は請求項（４）記載の発明を示す図である。

請求項（４）記載の発明は、請求項（３）の発明におい
てレジスタ無効化手段３０を設けたものである。レジス
タ無効化手段；３０は、無効化指示信号の値に応じ、て
選択された接続条件Ｌ・ジスタを有効または無効にする
ものである。接続切替手段４０は、選択された接続条件
レジスタが有効な時には当該接続条件しジスタの設定に
従って７メモリ出力とデータ・・＼スの接υと関係を定
め４１選択された接続条件レジスタが無効な時には特定
の接続関係に従って１１１１記度続関係を定める。

第５図は請求項（５）記載の発明を説明するだめのメモ
リ・マツプである。読出アドレスがメモリ領域（ａ）を
示してきる場合には第４図の接続条件し・ジスタ１０ａ
を有効とし、読出アドレスがメモリ領域すを示している
場合には第１１図の接続条件レジスタ１つ１）を有効ど
し、読出アドレスがメモリ領域Ｃを示し２ている＋）合
には接続条件レジスタ１０ａおよび１０１）が無効にな
もように、レジスタ無効化手段３０およびレジスタ選択
手段２０を制御する。レジスタ無効化信号および選択指
示信号は読出アト１／スをデコ・−ドすることにより得
られる。

読出アドレスがメモリ領域Ｃを示している場合における
特定の接続条件の例を第９図に示す。

請求項（３）ないし請求項（５）記載に発明によると、
例えば下記のような処理を行うことが出来る。鏡像変換
をしたデータと変換をしないデータの演算を行いたい場
合には、接続条件レジスタ１０ａに鏡像変換の設定を行
い、メ１り領域ａから鏡像変換を行ったデータを読み出
し、メモリ領域Ｃから変換を行わないデータを読み出し
て演算すれば良い。また、横方向に２倍拡大を行いたい
場合には、接続条件レジスタ１０ａ、１０ｂにそれぞれ
第８図に示すような接続関係を設定し、メモリ領域ａと
メモリ領域すを交互に読み出せば良い。これにより、横
方向に２倍拡大したデータを得ることが出来る。

（実施例〕第１０図ないし第１３図は本発明の１実施例を示す図で
ある。第１０図は本発明の１実施例の全体を示す図であ
る。同図において、１０ａと１０ｂは接続条件レジスタ
、２０はレジスタ選択回路、３０はレジスタ無効化回路
、４０は接続切替回路、５０はメモリ、Ｂ１とＢ２はバ
ス・バッファをそれぞれ示している。

接続条件レジスタ１０ａには、データ・バスの下位３ビ
ツト、アドレス・バスの下位３ビツト及びレジスタ書込
み信号が入力される。接続条件レジスタｌｏａは８個の
レジスタを有しており、レジスタ書込み信号がアクティ
ブになると、アドレスの下位３ビツト（八〇２〜ＡＤＯ
）によって指定されたレジスタにデータ・バスの下位３
ビツトのデータが書き込まれる。接続条件レジスタ１０
ｂについても同様である。接続条件レジスタ１０ａから
２４ビツトの信号が出力され、同様に、接続条件レジス
タｔａｂからも２４ビツトの信号が出力される。接続条
件レジスタから出力される２４ビツトの出力の内のビッ
ト３１〜３ｉ＋２（但しｉ−０゜１、・・・７）は、デ
ータ・バスのビットｉにメモリ出力の何れのビ・７トに
接続するかを指定するものである。接続条件レジスタ１
０ａの２４ビツトの出力および接続条件レジスタ１０ｂ
の２４ピツＩ・の出力はレジスタ選択回路２０に入力さ
れる。レジスタ選択回路２０には制御信号としてアドレ
スのビット１２　（ＡＤ１２）が入力される。レジスタ
選択回路２０は、＾０１２が０゛のときには接続条件レ
ジスタ１０ａの出力を出力し、ＡＤ１２が°“１゛のと
きには接続条件レジスタｔａｂの出力を出力する。

レジスタ選択回路２０の出力はレジスタ無効化回路３０
に入力され、また、レジスタ無効化回路３０には無効化
指示信号としてアドレスのビット１３　（ＡＤ１３）が
入力される。レジスタ無効化回路３０は、ＡＤ１３が“
１”のときはレジスタ選択回路２０からの信号をそのま
ま出力し、ＡＤ１３が“０°゛のときは定型の２４ビツ
ト・パターンを出力する。接続切替回路４０は、レジス
タ無効化回路３０から出力されるビット３１〜３１＋２
によって定まるメモリ出力ビットをデータ・バスのビッ
トｉに接続する。メモリ５０は、データ入力やデータ出
力、アドレス入力等を有している。メモリ５０のデータ
出力は、接続切替回路４０を介してデータ・バスに接続
され、アドレス入力にはアドレスのＡＤＩＩ〜ＡＤＯＯ
が入力される。

第１１図はレジスタ選択回路の構成例を示す図である。

同図において、２０７は２　ｔｏ　１マルチプレクサを
示す。接続条件レジスタ１０ａのデータ・バスのビット
７に対応する設定値出力を上位からＲＡ７２．　［？Ａ
７１．　ＲＡ７０と呼び、データ・バスのビット６に対
応する出力をＲＡ６２．ＲＡ６１．ＲＡ６０と呼ぶ。以
下、同様である。また、接続条件レジスタｔａｂの出力
をＲＢ７２．ＲＢ７１．Ｒｕ２Ｏ，・・・と呼ぶ。第９
図はレジスタ選択回路のデータ・バスのピント７に対応
する回路を示すものであが、他のピントに対応する回路
も同様な構成を持ち、単純な２　ｔｏ　１マルチプレク
サをアドレスのビット１２によって選択する構成どなる
。Ａ旧２が０“のときはＩ？Ａ７２〜ＲＡ７０が、Ａ１
１１２が°゛１゛のときはＲＢ７２〜ＲＢ７０が５ＳＥ
Ｌ７２〜５ＳＥＬ７０に出力される。

第１２図はレジスタ無効化回路の構成例を示す図である
。同図において、３７２〜３６１はＯＲ回路、３６０は
ＡＮＤ回路をそれぞれ示す。

レジスタ無効化回路３０は、接続条件レジスタが有効な
ときはレジスタ選択回路２０の出力を接続切替回路４０
に入力し、接続条件レジスタが無効のときは、接続切替
え回路４０による接続を特定パターンとするための固定
値を出力する回路である。本実施例における接続条件レ
ジスタが無効なときの固定出力を以下に示す。

（ＢＳＥＬ７２．７Ｉ、７０）＝（１，１，１）（ＢＳ
ＥＬ６２、６　ｉ　、　６０）・（１，１，０）（ＢＳ
ＥＬ５２．５１、５０）・（１，０，１）（ＢＳＥＬ４
２，４１．４０）・（１，０，０）（ＢＳＥＬ３２，３
１．３０）＝（０，１，１）（ＢＳＥＬ２２．２１．２
０）＝（０，１，０）（ＢＳＥＬ１２．１１．１０）・
（０，０，１）（ＢＳＥＬ０２，０１，００）＝（０，
０，０）第１２図はレジスタ無効化回路の一部を示すが
、他のビットについても前述の固定出力に従って同様に
構成される。

第１３図は接続切替回路の構成例を示す図である。同図
において、４７０ないし４００は８　ｔｏ　１マルチプ
レクサを示す。

データ・バスの各ビットに対応して８ｔ０１マルチプレ
クサ４７０，４６０．・・・、４００が設けられ、メモ
リ出力の８ビツト（ＭＤ０７〜ＭＤＯＯ）をレジスタ無
効化回路３０からの各ビットに対応する出力で切替える
構成となる。マルチプレクサ４７ｉは、選択入力（Ａ、
Ｂ、Ｃ）＝　（１，１，１）のとき最上段の入力（ＭＤ
Ｏ７）を出力とし、（Ａ、Ｂ、Ｃ）＝　（１゜１．０）
のどき次段の入力（ＭＥ）０６）を出力とし、（Ａ、Ｂ
、Ｃ）＝　（０，Ｏ，Ｏ）のとき最下段の入力（ＭＤＯ
Ｏ）を出力とする。

なお、本実施例においてはアドレス割付けによって特別
なアドレス・デコード回路は省いた構成となっている。

本実施例におけるアドレスの条件を以下に示す。

（ＡＤ１３，４０１２）（０，０）　　接続条件レジスタＬＯａが有効。

（０，１）　　接続条件レジスタ１０ｂが有効。

（１，ｘ）　　接続条件レジスタが無効。

第１４図は本発明の他の実施例における接続切替回路の
電気回路図を示すものである。同図において、４７０゛
ないし４７７′はＡＮＤ回路、４７８゛はＯＲ回路をそ
れぞれ示す。

他の実施例における接続条件【／ジスタは、データ・バ
スの８本のデータ信号線に対してそれぞれ８ビツト設定
され、メモリ出力の各ビットをその信号線に接続するか
否かを独立に指定することが出来る。１本の信号線に複
数のメモリ出力が接続された場合は、その信号線の出力
は接続された全てのメモリ出力の論理和となる。この機
能は、ＯＲ間引きと呼ばれる縮小処理等で使用される。

〔発明の効果〕

以上の説明から判るように、本発明によれば、中央処理
装置のメモリ読出し動作のみでビット位置に関わる演算
を行うことが出来、処理の高速化が実現できる。また、
特別な画像処理プロセッサを必要とせず、少ないハード
ウェア量で実現することができる。

【図面の簡単な説明】

第１図は請求項（１）記載の発明を説明する図、第２図
は請求項（２）記載の発明を説明する図、第３図は請求
項（３）記載の発明を説明する図、第４図は請求項（４
）記載の発明を説明する図、第５図は請求項（５）記載
の発明を説明するためのメモリ・マツプを示す図、第６
図は鏡像変換を説明する図、第７図は鏡像変換に必要な
ビット操作を示す図、第８図は２倍拡大に必要なビット
操作を示す図、第９図は接続条件レジスタが無効な時の
ビット接続の例を示す図、第１Ｏ図は本発明の１実施例
の全体構成を示す図、第１１図はレジスタ選択回路の構
成例を示す図、第１２図はレジスタ無効化回路の構成例
を示す図、第１３図は接続切替回路の構成例を示す図、
第１４図は他の実施例における接続切替回路の構成例を
示す図、第１５図は従来のメモリ装置の構成例を示す図
、第１６図は画像処理高速化のための従来の構成例を示
す図である。１０ａと１０ｂ・・・接続条件レジスタ、２０・・・レ
ジスタ選択回路、３０・・・レジスタ無効化回路、４０
・・・接続切替回路、５０・・・メモリ、Ｂ１とＢ２・
・・バス・バッファ。

Claims

【特許請求の範囲】

（１）ｎ本のデータ・バスにより外部からアクセスされ
るメモリ装置であって、メモリのｎ本の出力と前記ｎ本のデータ・バスとの接続
関係を設定するための接続条件レジスタ（１０）と、接続条件レジスタ（１０）の設定に従って前記接続関係
を切り替える接続切替手段（４０）とを有することを特徴とするメモリ装置。
（２）ｎ本のデータ・バスにより外部からアクセスされ
るメモリ装置であって、メモリのｎ本の出力と前記ｎ本のデータ・バスとの接続
関係を設定するための接続条件レジスタ（１０）と、無効化指示信号の値に応じて接続条件レジスタ（１０）
を有効または無効にするレジスタ無効化手段（３０）と接続切替手段（４０）とを有し、且つ、接続切替手段（４０）が、接続条件レジスタ（１
０）が有効な時には接続条件レジスタ（１０）の設定に
従って前記接続関係を切り替え、接続条件レジスタ（１
０）が無効な時には特定の接続関係に従って前記接続関
係を切り替えることを特徴とするメモリ装置。
（３）ｎ本のデータ・バスにより外部からアクセスされ
るメモリ装置であって、メモリのｎ本の出力と前記ｎ本のデータ・バスとの接続
関係を設定するための接続条件レジスタの複数個（１０
ａ、１０ｂ、・・・）と、選択指示信号の値に応じて１個の接続条件レジスタを選
択するレジスタ選択手段（２０）と、接続切替手段（４
０）とを有し、且つ、接続切替手段（４０）が、選択された接続条件レ
ジスタの設定に従い前記接続関係を切り替えることをメモリ装置。
（４）ｎ本のデータ・バスにより外部からアクセスされ
るメモリ装置であって、メモリのｎ本の出力と前記ｎ本のデータ・バスとの接続
関係を設定するための接続条件レジスタの複数個（１０
ａ、１０ｂ、・・・）と、選択指示信号の値に応じて１個の接続条件レジスタを選
択するレジスタ選択手段（２０）と、無効化指示信号の
値に応じて選択された接続条件レジスタを有効または無
効にするレジスタ無効化手段（３０）と、接続切替手段（４０）とを有し、且つ、接続切替手段（４０）が、選択された接続条件レ
ジスタが有効な時には当該接続条件レジスタの設定に従
って前記接続関係を切り替え、選択された接続条件レジ
スタが無効の時には特定の接続関係に従って前記接続関
係を切り替えるように構成されていることを特徴とするメモリ装置。
（５）２個の接続条件レジスタ（１０ａ、１０ｂ）を具
備し、読出アドレスが第１のメモリ領域（ａ）を示して
いる場合には接続切替手段（４０）が接続条件レジスタ
（１０ａ）の値に応じて前記接続関係を切り替え、読出
アドレスが第２のメモリ領域（ｂ）を示している場合に
は接続切替手段（４０）が接続条件レジスタ（１０ｂ）
の値に応じて前記接続関係を切り替え、読出アドレスが
第３のメモリ領域（ｃ）を示している場合には接続切替
手段（４０）が前記２個の接続条件レジスタの値に関係
なく、特定の接続関係に従って前記接続関係を切り替え
ることを特徴とする請求項（４）記載のメモリ装置。