JPH02144745A - メモリカード - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は揮発性メモリと電池を内蔵する携帯可能なメモ
リカードに関し、特にデータ保持特性に関する。

［従来の技術］ 従来、この種の技術としてはメモリカードの入力信号線
について抵抗を介して接地レベルに接続するなどとなっ
ていた。

第５図及び第６図を用いて従来例の一つを説明する。第
５図においてメモリカード端子■ＣＣはダイオードｄｉ
５のアノードに接続している、ｄ１５のカソードはＶＢ
Ｂとなり内蔵するメモリＩＣ（図示せず）に接続すると
共に、内蔵する電池（図示せず）の陽極に接続されて電
池によるメモリＩＣのデータの内容を保持する。カード
入力信号φ１は３ステートバツフアＴＢＩに人力してい
る。カード入力信号φ３は３ステートバツフアＴＢ１の
出力制御端子に入力し、φ３が低レベルの時は３ステー
トバツフアの出力φａ５はハイインピーダンスとなる。

またφ３が高レベルの時にはφｌのデータがφａ５に出
力される。この３ステートバツフ７７Ｂ１の電源はＶＢ
Ｂに接続している。信号φ１は抵抗Ｒ５１を介して■Ｃ
Ｃに接続している。抵抗Ｒ５２は電源■ＣＣとＧＮＤを
接続している。信号φ３は抵抗Ｒ５３を介してＧＮＤに
接続している。信号φａ５は抵抗Ｒ５４を介してＶＢＢ
に接続している。

続いて第６図を用いて本従来例の動作を説明する。まず
最初にメモリに対して信号φａ５が高レベルの時はメモ
リはデータ保持状態となり、低レベル時には書込み等の
動作モードとなり、メモリ内のデータの保持は保証され
ないものとする。例えばメモリがスタティックＲＡＭで
構成されている場合ではチップセレクト端子テ■、もし
くはライトイネーブル信号Ｗ■などの制御信号である。

また第６図に示すＮＯはメモリカードの端子に発生した
ノイズのパルスを示している。詳述すると、第６図はｖ
ＣＣが外部より供給されている状態でのデータ保持と内
蔵する電池によるデータ保持の遷移時の信号の変化を示
している。ｖＣＣが供給されている状態では、信号φ１
ならびに信号φ３も高レベルであり、これにより信号φ
ａ５が高レベルとなる。その後信号φ３を低レベルとし
て３ステートバツフアＴＢＩの出力をハイインピーダン
スとしても抵抗Ｒ５４により信号φａ５の出力は高レベ
ルに維持される。よって■ＣＣ供給時にはφ３が低レベ
ルとして信号φａ５の高レベルとしている。続いて装置
からカードをはずして携帯する等ＶＣＣが供給されない
状態であり、内蔵する電池によりバックアップされる状
態に移行すると、信号φ１は抵抗Ｒ５１及び抵抗Ｒ５２
によりＧＮＤへ接続され低レベルとなる。

この時も信号φ３は抵抗Ｒ５３によりＧＮＤに接続され
ており低レベルを保持している。これにより信号φａ５
は３ステートバツフア出力ＴＢＩの出力がハイインピー
ダンスであり、抵抗Ｒ５４により高レベルに維持される
。また電池によるバックアップからｖＣＣ供給による動
作への移行についても信号φ３が低レベルを保持可能で
あるため、信号φａ５の出力の高レベルは維持され、メ
モリ内のデータは変更されることなく保持される。

［発明が解決しようとする問題点］ 上述した従来例においては内蔵する電池におけるメモリ
データの保持時において信号φ１は低レベルとなってお
り信号φ３の低レベルと抵抗Ｒ５４により信号φａ５の
高レベルを保証している。

一方抵抗Ｒ５４はメモリ動作時のφａ５の低レベルを満
足するために３ステートバツフアＴＢＩの低レベル出力
規格に依存し、一定値以上に抵抗値を減らすことは不可
能であるため信号φａ５の急激なレベル変１ヒには対応
できない。また同様の理由により信号φ３の高レベルを
満足するために抵抗Ｒ５３の抵抗値も一定値以下に減ら
すことは不可能である。このようなカードに対して電池
によるデータ保持時に信号φ３の入力端子に対してＮＯ
のようなノイズ（例えば静電気なと）が発生した場合、
信号φ１が低レベルであるため３ステートバツフアの出
力がオンとなり、瞬時に低レベルとなってしまいメモリ
内のデータを破壊してしまうという欠点がある。

［発明の従来技術に対する相違点］ 上述した従来のメモリカードに対し本発明はメモリカー
ドの入力１言号線について内蔵する電池により出力が保
持される信号との論理出力を内蔵するメモリに人力する
という相違点を有する。

［問題点を解決するための手段］ 本発明のメモリカードは、内蔵する電池によりその出力
を保持することが可能なラッチ回路と、入力信号とラッ
チ回路の出力を入力し、その論理出力をメモリへ出力す
る回路と、データ保持状態とメモリカード動作状態を区
別しラッチ回路の出力を制御するための回路とを有して
いる。

［実施例コ 次に本発明について図面を参照して説明する。

第１図は本発明の一実施例を示す回路図である。

ｖＣＣはメモリカードのＴＬ源端子であり、ダイオード
ｄｉｌのアノードに接続されている。ダイオード（Ｉ　
ｉ　１のカソードはメモリカードの内部電源ＶＢＢに接
続されている。内部電源ＶＢＢは内蔵する電池（図示せ
ず）によりバックアップされた電源であり、メモリＩＣ
（図示せず）の電源と接続している。入力信号φ１は論
理和回路！２１に人力している。Ｄ型フリップフロップ
９２は、Ｄ入力端子をＶＢＢにＣＬ　Ｋ入力端子を接点
Ｎ１にそれぞれ接続されている。リセット端子πは接点
Ｎ２に接続している。出力Ｑは論理和回路９１に入力し
ている。論理和回路９１の出力はφａとなってメモリの
制御線となる。ここでメモリはこの信号φａが高レベル
の時にはメモリデータの保持が可能であり、低レベルの
時にはデータ保持が保証されていないものとする。入力
信号φ２は抵抗Ｒ５に接続している。抵抗Ｒ５の他端は
ＮＰＮ型トランジスタＴｒｉのベースに接続している。

抵抗Ｒ６の一端はトランジスタＴｒｉのベースに接続さ
れている。抵抗Ｒ６の他端はトランジスタＴｒ１のエミ
ッタに接続し、かつＧＮＤに接続されている。トランジ
スタＴｒｉのコレクタは接点Ｎ３に接続している。論理
稙回路父３は遅延回路Ｄ３の反転した信号が入力してい
る。また接点Ｎ３の信号が論理積回路９３の他方の人力
に接続している。論理和回路９４の出力は接点Ｎ２に接
、続している。接点Ｎ４の反転信号は論理和回路９４の
入力に接続している。論理和回路９！５の出力は論理和
回路９４の入力に接続している。遅延回路Ｄ１の一方は
接点Ｎ３に接続されている。他方は論理和回路９５の人
力及び遅延口ｆｆ１２に接続している。遅延回路Ｄ２の
他端は信号を反転して論理和回路９５に人力している。

抵抗Ｒ１は一方をＶＢＢに接続し、他方は接点Ｎ３に接
続している。抵抗Ｒ２の一方は電源■ＣＣに接続してお
り、他方は接点Ｎ４に接続している。抵抗Ｒ３の一方は
電源■ＣＣに接続しており、他方は信号φ１に接続して
いる。抵抗Ｒ４の一方は電源■ＣＣに接続しており、他
方はＧＮＤに接続している。ここにおいて論理和回路９
１．フリップフロップ９２．論理積回路９３．論理和回
路９４．論理和回路Ｓ！５の電源はＶＢＢに接続されて
おリバッテリバックアップ可能となっている。

第２図を用いてメモリカードの挿抜にともなう？！源の
変化に伴う本実施例の動作を説明する。まずはじめに■
ＣＣＣＣ供給上メモリカード動作時いて、入力信号φ２
は高レベルであり抵抗Ｒ５及び抵抗Ｒ６によりトランジ
スタＴｒｉのベースの電位が決定する。この時入力信号
φ２の高レベル電圧に対してトランジスタＴｒｉがオン
するように抵抗Ｒ５及び抵抗Ｒ６の値を決めておく。こ
れにより接点Ｎ３は低レベルとなっている。接点Ｎ４は
抵抗Ｒ２を介してｖＣＣに接続されているので高レベル
である。これらの人力により節点Ｎ１は低レベルであり
接点Ｎ２は高レベルとなっている。またフリップフロッ
プ９２の出力は低レベルであるとする。これにより信号
φ１の入力はφａへ伝達されメモリの制御信号となって
いる。続いて電源供給時にて信号φ２を低レベルにする
。これによりトランジスタＴｒｉはオフする。これによ
り接点Ｎ３は抵抗Ｒ１により低レベルから高レベルへ変
化する。これにより論理積回路９．３の人力は一方が低
レベルから高レベルへ変化する。他方の人力は遅延回路
Ｄ３により一定時間高レベルを保持した後低レベルへ変
化する。これによりある一定時間２つの入力は高レベル
であり接点Ｎ１は、ある一定の幅を持った高レベルが出
力された後低レベルとなる。一方接点Ｎ２については高
レベルが維持される。これによってフリップフロップ９
２はＤ端子の高レベルをラッチして出力Ｑは高レベルと
なる。これにより論理和回路９１の出力つまりφａが高
レベルとなる。この状態では信号φａは常に高レベルで
ありメモリのデータも保持状態となっている。この状態
においてカードの挿抜をおこなう。まずメモリカードを
取り外す場合は■ＣＣ端子及び信号φ１は抵抗Ｒ３及び
抵抗Ｒ４により低レベルになる。但しフリップフロップ
９２は電ｇＶＢＢによりバックアップされているため出
力Ｑは高レベルを維持する。これによって論理和回路！
２１の出力φ０は高レベルに維持されメモリデータの保
持が可能である。

このとき節点Ｎ４は抵抗Ｒ２及び抵抗Ｒ４によって低レ
ベルであり、節点Ｎ４の反転信号を入力する論理和回路
９４の出力は高レベルを出力し節点Ｎ２の高レベルは維
持される。また節点Ｎ３は抵抗Ｒ１により高レベルであ
るため論理和回路９５の入力の一方は高レベルであり論
理和回路９５の出力も高レベルとなり論理和回路９．４
の入力は２つとも高レベルである。

つづいてカードを装置に装着すると電源ＶＣＣは上昇し
て高レベルとなる。信号φ１は高レベルを人力しておく
。また信号φ２は低レベルを入力しておく。これらは装
置側で規定するのは容易である。ＶＣＣが高レベルとな
ることにより、節点Ｎ４は高レベルとなり、これにより
節点Ｎ４の反転信号を人力している論理和回路２４の入
力は低レベルとなる。メモリ動作を行うために入力信号
φ２を高レベルとするとトランジスタＴｒｉがオンする
ことにより節点Ｎ３は低レベルとなる。これにより遅延
回路Ｄ１による一定時間後、論理和回路９５の人力は２
つとも低レベルとなり論理和回路２５は低レベルが出力
される。またその後遅延回路Ｄ２による一定時間後、人
力の一方が高レベルとなり論理和回路父５の出力は再び
高レベルとなる。これにより論理和回路９５の出力は負
性パルスを出力する。論理和回路！２４の入力は遅延回
路Ｄ１によりまず先に節点Ｎ４の信号が低レベルとなる
。後に論理和回路２５の出力が一定時間低レベルとなり
、その期間中において出力節点Ｎ２に低レベルのパルス
が与えられる。また節点Ｎ３のこの変化について論理和
回路！２３の出力は低レベルを保持している。これによ
りフリップフロップ！２２のデータはリセットされ、そ
の出力Ｑは低レベルとなり、外部端子信号人力φｌがφ
ａへ伝達されてメモリに対して動作の制御を可能とする
。

本実施例においては信号φ２を制御することによりフリ
ップフロップ９２のデータを制御し外部端子の入力にか
かわらずメモリデータ保持のための信号を維持すること
が可能となる。

またフリップフロップのデータに対して電源及び入力信
号の２つを使用してリセット信号制御を行うために外部
端子からのノイズに対してもメモリデータ保持に有効で
ある。

第３図は本発明の第２実施例を説明するための図である
。

ここでＩＣＩは電源監視用ＩＣであり、電源ＶＣＣの電
圧変動に対して信号を発生するＩＣである。本実施例に
おいては電源端子はカード入力電源端子■ＣＣへ接続し
ており、ＧＮＤ端子はカードＧＮＤに接続している。信
号出力端子は節点Ｎ３３に接続している。カード電源端
子■ＣＣはダイオードｄｉ３を介して内部電＃　Ｖ　Ｂ
　Ｂに接続している。論理和回路９３１は入力信号φ１
及びフッツブフロップ９３２の出力Ｑを人力としてメモ
リ制御信号φａ３となる。フリップフロップ９３２の入
力端子りはＶＢＢに接続され、ＣＬ　Ｋ端子ＣＬ　Ｋは
節点Ｎ３１に、リセット端子πは節点Ｎ３２に接続され
ている。論理和回路！２３４は抵抗Ｒ３１によりＶＣＣ
に接続した節点Ｎ３４の反転（言号と論理和回路９３５
の出力を人力している。

抵抗Ｒ３２はφ１とＶＣＣの間に接続される。抵抗Ｒ３
３はＶＣＣとＧＮＤ間に接続されている。

これらは第一実施例と同様である。論理積回路９３３は
節点Ｎ３３の反転信号と遅延回路Ｄ３による遅延された
信号を人力し出力は節点Ｎ３１に接続している。論理和
回路９．３５は節点Ｎ３３の遅延回路Ｄ１により遅延さ
れた信号の反転信号と遅延回路Ｄ１およびＤ２により遅
延された節点Ｎ３３の信号を人力し、出力は論理和回路
！２３５の人力に接続している。又論理回路９３１〜！
２３５は電池によりバックアップされている。

第４図を用いて本実施例の動作を説明する。電源供給時
■ＣＣが高レベル状態にあるときは、入力信号φ１を高
レベルとしてメモリのデータ保持状態となっている。メ
モリカードを装置より取り外すことによりＶＣＣが低下
するとＩＣＩによりある一定値以下の電圧になると節点
Ｎ３３は高レベルから低レベルへ移行する。これにより
論理積回路９３３の出力Ｎ３１は高レベルを出力した後
、遅延回路Ｄ３の時間後低レベルとなる。これによりフ
リップフロップ９．３２はＤ端子の高レベルをラッチし
て出力Ｑを高レベルとしてφａ３を高レベルとする。こ
れによりメモリのデータ保持状態とすることが可能であ
る。つづいてメモリカードを装置に挿入するとＶＣＣが
上昇する。これにともなってＩＣＩにより節点Ｎ３３の
レベルが上昇して低レベルから高レベルへ移行する。又
節点Ｎ３４は抵抗Ｒ３１により低レベルから高レベルへ
移行する。これにより論理和回路９３４の一方の人力は
低レベルとなる。但し遅延回路Ｄ１のため論理和回路９
３５の入力には一定時間変化がない。

この遅延時間を節点Ｎ３４が高レベルとなる時間より長
くすることは容易である。これにより論理和回路９３４
の節点Ｎ３４の反転信号入力が低レベルとなる以前に論
理和回路！２３５の出力変化を禁止する。その後節点Ｎ
３３が高レベルとなり遅延回路Ｄ１による遅延時間後、
論理和回路９３５の入力が２つとも低レベルとなり出力
が低レベルとなる。遅延回路Ｄ２の遅延時間後、出力は
高レベルとなって以後高レベルを維持する。これにより
論理和回路９３４の出力は低レベルのパルスを発生ずる
。よってフリップフロップ９３２のπ端子に低レベルパ
ルス入力がなされて、出力Ｑは低レベルとなる。これに
より論理和回路の入力の一方が低レベルとなり、入力信
号φ１の信号がφａ３へ伝達されメモリ制御可能となり
動作させることができる。

本実施例においてはメモリカード内部のメモリ制１ｊｌ
ｌ信号φａ３はフリップフロップにより、信号を高レベ
ルに維持することは容易である。また電圧検出ＩＣを使
用してフリップフロップのデータを制御するため入力信
号に対する制御が不要になるという特徴を持っている。

［発明の効果コ 以上説明したように本発明はデータ保持のため電池を内
蔵するメモリカードにおいて、入力端子からの入力信号
を電池によりバックアップされたラッチ回路の出力との
論理をとることによりメモリに対する入力信号のレベル
を一定に保持することができ、電池によりバックアップ
されたメモリデータの保持を容易にするとともに、バッ
クアップ期間中のノイズに対しても十分な耐性を持った
メモリカードを提供できる効果がある。

【図面の簡単な説明】

第１図は本発明の第１実施例を示す回路図、第２図は本
発明の第１実施例の動作を説明するための波形図、第３
図は本発明の第２実施例を示す回路図、第４図は本発明
の第２実施例を説明するために用いた波形図、第５図は
従来例を示す回路図、第６図は従来例を説明するために
用いた波形図である。 ｉ５ Ｒ１〜Ｒ６・　・　・　・　・　・　・　・　・９．１
．　　！２４．　９５　・　・　・　・　・　・９２　
・　・　・　・　・　・　・　・　・　・　・　・９３
　・　・　・　・　・　・　・　・　・　・　・　・Ｄ
　１〜Ｄ３　・　・　・　・　・　・　・　・　・Ｔｒ
ｉ　　・　・　・　・　・　・　・　・　・　・　・・
抵抗、 論理和回路、 フリップフロップ、 論理積回路、 遅延回路、 トランジスタ。 第５図

Claims (1)

【特許請求の範囲】
1. 揮発性メモリと、電源停止時もしくは携帯時においてメ
   モリに書き込まれたデータを保持するために電池とを内
   蔵する携帯可能なメモリカードにおいて、カードの入力
   信号線について内蔵する電池によりバックアップされた
   ラッチ回路の出力信号と論理をとることにより、メモリ
   に対する入力信号を一定に保持することを特徴とするメ
   モリカード。