JPH0214493A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0214493A JPH0214493A JP63165607A JP16560788A JPH0214493A JP H0214493 A JPH0214493 A JP H0214493A JP 63165607 A JP63165607 A JP 63165607A JP 16560788 A JP16560788 A JP 16560788A JP H0214493 A JPH0214493 A JP H0214493A
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- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
本発明は、主として、チャネルカット方式のＲＯＭを含
む半導体記憶装置に関し、詳しくは、複数行および複数
列にメモリセルが配設され、行および列からなるアドレ
スに応じてメモリセルの閾値を第１の大きさまたは第２
の大きさに予め選択設定しておくことによりデータを記
憶しておく半導体記憶装置に関する。
む半導体記憶装置に関し、詳しくは、複数行および複数
列にメモリセルが配設され、行および列からなるアドレ
スに応じてメモリセルの閾値を第１の大きさまたは第２
の大きさに予め選択設定しておくことによりデータを記
憶しておく半導体記憶装置に関する。
［従来の技術］
この種の半導体記憶装置において従来から一般的に知ら
れているものに、たとえば第６図に示すものがある。
れているものに、たとえば第６図に示すものがある。
第６図は、１ｂｉｔＸ１６ｗｏｒｄのＲＯＭを含む半導
体記憶装置の全体図である。図中、１は、複数行（図面
上は４行）および複数列（図面上は４列）に配設された
複数のメモリセル５からなるメモリセルアレイである。
体記憶装置の全体図である。図中、１は、複数行（図面
上は４行）および複数列（図面上は４列）に配設された
複数のメモリセル５からなるメモリセルアレイである。
２２は、行選択手段の一例であるＸデコーダであり、ア
ドレス入力信号Ａφ、Ａｌに基づいて各ワード線ドライ
バ２０にそれぞれハイレベル信号またはローレベル信号
を８カするものである。そして、ワード線ドライバにハ
イレベル信号が入力された場合にはそのワード線ドライ
バ２０に接続されたワード線３にローレベル信号が出力
されることとなる。つまり、ワード線ドライバ２０は、
ＮチャネルＭＯＳ）ランジスタとＰチャネルＭＯ３）ラ
ンジスタとからなるインバータによって構成されており
、電源２６により電圧が印加されており、人力を反転し
た状態で出力するよう構成されている。また、前記Ｘデ
コーダ２２は、インバータ３０と、ＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳトランジスタとからなる
ＮＡＮＤ回路３４とから構成されており、４つのＮＡＮ
Ｄ回路３４の内の１つからローレベル信号が出力されて
他の３つからはハイレベル信号が出力される。そして、
前記アドレス入力信号Ａφ、ＡＩのローレベルおよびハ
イレベルからなる信号の４種類の組合わせによって、ロ
ーレベル信号を出力するＮＡＮＤ回路３４を適宜選択す
るよう構成されている。そして、ＮＡＮＤ回路３４から
出力されたローレベル信号を入力したワード線ドライバ
２０に接続されているワード線３のみがハイレベル状態
となり、そのワード線３に属する行に存在するメモリセ
ル５にハイレベル信号がゲート信号として入力されるこ
ととなる。
ドレス入力信号Ａφ、Ａｌに基づいて各ワード線ドライ
バ２０にそれぞれハイレベル信号またはローレベル信号
を８カするものである。そして、ワード線ドライバにハ
イレベル信号が入力された場合にはそのワード線ドライ
バ２０に接続されたワード線３にローレベル信号が出力
されることとなる。つまり、ワード線ドライバ２０は、
ＮチャネルＭＯＳ）ランジスタとＰチャネルＭＯ３）ラ
ンジスタとからなるインバータによって構成されており
、電源２６により電圧が印加されており、人力を反転し
た状態で出力するよう構成されている。また、前記Ｘデ
コーダ２２は、インバータ３０と、ＰチャネルＭＯＳト
ランジスタとＮチャネルＭＯＳトランジスタとからなる
ＮＡＮＤ回路３４とから構成されており、４つのＮＡＮ
Ｄ回路３４の内の１つからローレベル信号が出力されて
他の３つからはハイレベル信号が出力される。そして、
前記アドレス入力信号Ａφ、ＡＩのローレベルおよびハ
イレベルからなる信号の４種類の組合わせによって、ロ
ーレベル信号を出力するＮＡＮＤ回路３４を適宜選択す
るよう構成されている。そして、ＮＡＮＤ回路３４から
出力されたローレベル信号を入力したワード線ドライバ
２０に接続されているワード線３のみがハイレベル状態
となり、そのワード線３に属する行に存在するメモリセ
ル５にハイレベル信号がゲート信号として入力されるこ
ととなる。
つまり、メモリセル５は、ＮチャネルＭＯＳトランジス
タで構成されており、そのＮチャネルＭＯＳトランジス
タのゲート電極にハイレベル信号が入力されることとな
るのであり、そのメモリセル５のＮチャネルＭＯＳ）ラ
ンジスタの閾値が入力されたゲート電圧よりも低い場合
にはＮチャネルＭＯＳトランジスタが導通状態となり、
前記ゲート電圧よりも閾値が高い場合にはＮチャネルＭ
ＯＳトランジスタは導通状態とはならない。この各メモ
リセルの閾値の大小によりデータを記憶するよう構成さ
れている。
タで構成されており、そのＮチャネルＭＯＳトランジス
タのゲート電極にハイレベル信号が入力されることとな
るのであり、そのメモリセル５のＮチャネルＭＯＳ）ラ
ンジスタの閾値が入力されたゲート電圧よりも低い場合
にはＮチャネルＭＯＳトランジスタが導通状態となり、
前記ゲート電圧よりも閾値が高い場合にはＮチャネルＭ
ＯＳトランジスタは導通状態とはならない。この各メモ
リセルの閾値の大小によりデータを記憶するよう構成さ
れている。
図中、２４は列選択手段の一例であるＸデコーダであり
、インバータ３２とＮＯＲ回路３６とからなり、複数の
ＮＯＲ回路３６のうちいずれか１つのＮＯＲ回路３６か
らのみハイレベル信号が出力され、他のＮＯＲ回路３６
からはローレベル信号が出力される。そして、アドレス
入力信号Ａ２゜Ａ３におけるハイレベルおよびローレベ
ルからなる信号の４種類の組合わせによって、ハイレベ
ル信号を出力するＮＯＲ回路３６を適宜選択できるよう
構成されている。前記ＮＯＲ回路３６からの出力は、ビ
ット線４に設けられているＮチャネルＭＯＳトランジス
タ３８のゲートに入力されることとなる。そして、ハイ
レベル信号が入力されたＮチャネルＭＯＳトランジスタ
３８は導通状態となり、ローレベル信号が入力されたＮ
チャネルＭＯＳトランジスタ３８は非導通状態となって
いる。
、インバータ３２とＮＯＲ回路３６とからなり、複数の
ＮＯＲ回路３６のうちいずれか１つのＮＯＲ回路３６か
らのみハイレベル信号が出力され、他のＮＯＲ回路３６
からはローレベル信号が出力される。そして、アドレス
入力信号Ａ２゜Ａ３におけるハイレベルおよびローレベ
ルからなる信号の４種類の組合わせによって、ハイレベ
ル信号を出力するＮＯＲ回路３６を適宜選択できるよう
構成されている。前記ＮＯＲ回路３６からの出力は、ビ
ット線４に設けられているＮチャネルＭＯＳトランジス
タ３８のゲートに入力されることとなる。そして、ハイ
レベル信号が入力されたＮチャネルＭＯＳトランジスタ
３８は導通状態となり、ローレベル信号が入力されたＮ
チャネルＭＯＳトランジスタ３８は非導通状態となって
いる。
以上のように、Ｘデコーダ２２により、複数行および複
数列からなるメモリセル５の行を選択することができ、
Ｘデコーダ２４により、複数行および複数列からなるメ
モリセル５の列を選択することができ、その選択された
行および列に存在する１つのメモリセル５を選択して特
定することが可能となる。そしてその選択されて特定さ
れた１つのメモリセル５に、電源２６からの電圧が印加
されることとなるのであり、その印加された電圧すなわ
ちゲート電圧に対しそのメモリセルのＮチャネルＭＯＳ
）ランジスタの閾値が高いか低いかによって、前述した
ようにＮチャネルＭＯＳ）ランジスタが導通状態になる
か否かが定まるのであり、その導通状態になっているか
否かが状態判別手段の一例のセンスアンプ２８によって
検出できるよう構成されている。なお、前記電源２６か
らの電圧ＶＤＯは、ワード線ドライバ２０以外に、Ｘデ
コーダ２２の各インバータ３０およびＮＡＮＤ回路３４
にも供給され、また、Ｘデコーダ２４のインバータ３２
およびＮＯＲ回路３６にも供給されており、さらに、セ
ンスアンプ２８にも供給されている。
数列からなるメモリセル５の行を選択することができ、
Ｘデコーダ２４により、複数行および複数列からなるメ
モリセル５の列を選択することができ、その選択された
行および列に存在する１つのメモリセル５を選択して特
定することが可能となる。そしてその選択されて特定さ
れた１つのメモリセル５に、電源２６からの電圧が印加
されることとなるのであり、その印加された電圧すなわ
ちゲート電圧に対しそのメモリセルのＮチャネルＭＯＳ
）ランジスタの閾値が高いか低いかによって、前述した
ようにＮチャネルＭＯＳ）ランジスタが導通状態になる
か否かが定まるのであり、その導通状態になっているか
否かが状態判別手段の一例のセンスアンプ２８によって
検出できるよう構成されている。なお、前記電源２６か
らの電圧ＶＤＯは、ワード線ドライバ２０以外に、Ｘデ
コーダ２２の各インバータ３０およびＮＡＮＤ回路３４
にも供給され、また、Ｘデコーダ２４のインバータ３２
およびＮＯＲ回路３６にも供給されており、さらに、セ
ンスアンプ２８にも供給されている。
［発明が解決しようとする課題］
この種従来の半導体記憶装置は、Ｘデコーダ２２によっ
て選択されたワード線３が電源２６による電圧ＶＤＤに
対応した高い電圧にまで上昇するため、データを記憶す
るために必要となる高い閾値を持ったメモリセル５の閾
値をワード線３の上昇電圧よりも高く設定しておく必要
がある。しかし、そのような高い閾値を得るには、メモ
リセル５の製造段階において高濃度の不純物を注入する
必要があり、ウェハプロセス面での難点があるとともに
、メモリセルのトランジスタの電気的な耐圧が低下し信
頼性の低い半導体記憶装置となってしまう欠点があった
。そこで、電源２６の電圧ＶＯＤを当初から低い値に設
定しておくことも考えられるが、この電源２６からの電
圧は、前述したように、ワード線ドライバ２０以外にも
Ｘデコーダ２２やＹデコーダ２４等の他の種々の回路に
も印加されているのであり、電源２６の電圧ＶＤＤを低
下させることによって前記他の種々の回路に種々の不都
合が生じてくるという新たな欠点が生ずるのである。
て選択されたワード線３が電源２６による電圧ＶＤＤに
対応した高い電圧にまで上昇するため、データを記憶す
るために必要となる高い閾値を持ったメモリセル５の閾
値をワード線３の上昇電圧よりも高く設定しておく必要
がある。しかし、そのような高い閾値を得るには、メモ
リセル５の製造段階において高濃度の不純物を注入する
必要があり、ウェハプロセス面での難点があるとともに
、メモリセルのトランジスタの電気的な耐圧が低下し信
頼性の低い半導体記憶装置となってしまう欠点があった
。そこで、電源２６の電圧ＶＯＤを当初から低い値に設
定しておくことも考えられるが、この電源２６からの電
圧は、前述したように、ワード線ドライバ２０以外にも
Ｘデコーダ２２やＹデコーダ２４等の他の種々の回路に
も印加されているのであり、電源２６の電圧ＶＤＤを低
下させることによって前記他の種々の回路に種々の不都
合が生じてくるという新たな欠点が生ずるのである。
本発明は、かかる実情に鑑み、電源電圧を低下させるこ
となくメモリセルの閾値のみを低下させることのできる
半導体記憶装置を提供することを目的とする。
となくメモリセルの閾値のみを低下させることのできる
半導体記憶装置を提供することを目的とする。
［課題を解決するための手段］
本発明に係る半導体記憶装置は、
印加された電圧と予め定められた閾値との大小関係によ
り第１の論理状態と第２の論理状態とに変化するメモリ
セルが、複数行および複数列に複数個配列されてなるメ
モリセルアレイと、前記複数のメモリセルの各行を選択
するための行選択手段と、 前記複数のメモリセルの各列を選択するための列選択手
段と、 電圧を所定の装置に印加するための電源と、前記電源か
らの電圧を低下させて前記メモリセルに印加するための
電圧低下手段とを含み、前記複数のメモリセルは、前記
電圧低下手段により印加される電圧に応答して前記第１
の論理状態になるよう前記閾値の大きさを設定された第
１のメモリセルと、前記電圧低下手段により印加される
電圧に応答して前記第２の論理状態になるよう前記閾値
の大きさを設定された第２のメモリセルとを含み、 前記行選択手段と前記列選択手段とで選択された前記メ
モリセルが前記印加された電圧に応答して前記第１の論
理状態または前記第２の論理状態のいずれの状態になっ
ているかを判別するための状態判別手段をさらに含むこ
とを特徴とする。
り第１の論理状態と第２の論理状態とに変化するメモリ
セルが、複数行および複数列に複数個配列されてなるメ
モリセルアレイと、前記複数のメモリセルの各行を選択
するための行選択手段と、 前記複数のメモリセルの各列を選択するための列選択手
段と、 電圧を所定の装置に印加するための電源と、前記電源か
らの電圧を低下させて前記メモリセルに印加するための
電圧低下手段とを含み、前記複数のメモリセルは、前記
電圧低下手段により印加される電圧に応答して前記第１
の論理状態になるよう前記閾値の大きさを設定された第
１のメモリセルと、前記電圧低下手段により印加される
電圧に応答して前記第２の論理状態になるよう前記閾値
の大きさを設定された第２のメモリセルとを含み、 前記行選択手段と前記列選択手段とで選択された前記メ
モリセルが前記印加された電圧に応答して前記第１の論
理状態または前記第２の論理状態のいずれの状態になっ
ているかを判別するための状態判別手段をさらに含むこ
とを特徴とする。
［作用］
メモリセルアレイは、複数行および複数列に配列された
複数のメモリセルを含み、そのメモリセルは、印加され
た電圧と予め定められた閾値との大小関係により第１の
論理状態と第２の論理状態とに変化する。また、行選択
手段により複数のメモリセルの各行が選択され、列選択
手段により複数のメモリセルの各列が選択され、その両
選択手段によって所定のメモリセルが選択されて特定さ
れることとなる。さらに、電圧低下手段により電源から
の電圧が低下された状態でメモリセルに印加される。さ
らに、前記複数のメモリセルは、第１のメモリセルと第
２のメモリセルとを含み、その第１のメモリセルは、前
記電圧低下手段により印加される電圧により第１の論理
状態になるよう前記閾値の大きさが設定されたものであ
り、前記第２のメモリセルは、前記電圧低下手段により
印加される電圧により第２の論理状態になるよう前記閾
値の大きさが設定されたものである。そして、状態判別
手段の働きにより、前記行選択手段と前記列選択手段と
で選択された前記メモリセルが、印加された電圧に応答
して前記第１の論理状態または前記第２の論理状態のい
ずれの状態になっているかが判別される。
複数のメモリセルを含み、そのメモリセルは、印加され
た電圧と予め定められた閾値との大小関係により第１の
論理状態と第２の論理状態とに変化する。また、行選択
手段により複数のメモリセルの各行が選択され、列選択
手段により複数のメモリセルの各列が選択され、その両
選択手段によって所定のメモリセルが選択されて特定さ
れることとなる。さらに、電圧低下手段により電源から
の電圧が低下された状態でメモリセルに印加される。さ
らに、前記複数のメモリセルは、第１のメモリセルと第
２のメモリセルとを含み、その第１のメモリセルは、前
記電圧低下手段により印加される電圧により第１の論理
状態になるよう前記閾値の大きさが設定されたものであ
り、前記第２のメモリセルは、前記電圧低下手段により
印加される電圧により第２の論理状態になるよう前記閾
値の大きさが設定されたものである。そして、状態判別
手段の働きにより、前記行選択手段と前記列選択手段と
で選択された前記メモリセルが、印加された電圧に応答
して前記第１の論理状態または前記第２の論理状態のい
ずれの状態になっているかが判別される。
つまり、行および列からなる複数のアドレスのうち予め
定められたアドレスに位置するメモリセル群とそれ以外
のメモリセル群とにメモリセルを区別し、一方のメモリ
セル群を第１のメモリセルで構成し、他方のメモリセル
群を第２のメモリセルて構成することにより、データの
記憶が行なわれるのであり、また、行選択手段と列選択
手段とで選択されたメモリセルが印加された電圧に応答
して第１の論理状態になっているかまたは第２の論理状
態になっているかを判別することにより、所定のアドレ
スに位置するメモリセルが第１のメモリセルかまたは第
２のメモリセルかが判り、記憶されているデータを読出
すことができる。
定められたアドレスに位置するメモリセル群とそれ以外
のメモリセル群とにメモリセルを区別し、一方のメモリ
セル群を第１のメモリセルで構成し、他方のメモリセル
群を第２のメモリセルて構成することにより、データの
記憶が行なわれるのであり、また、行選択手段と列選択
手段とで選択されたメモリセルが印加された電圧に応答
して第１の論理状態になっているかまたは第２の論理状
態になっているかを判別することにより、所定のアドレ
スに位置するメモリセルが第１のメモリセルかまたは第
２のメモリセルかが判り、記憶されているデータを読出
すことができる。
そして、各メモリセルに印加される電圧が、電圧低下手
段の働きにより電Ｆｉ、電圧よりも低い電圧となってい
るため、その印加される電圧の高さを基準として大きさ
が設定されるメモリセルの閾値もそれに応じて低く設定
することができる。
段の働きにより電Ｆｉ、電圧よりも低い電圧となってい
るため、その印加される電圧の高さを基準として大きさ
が設定されるメモリセルの閾値もそれに応じて低く設定
することができる。
［発明の実施例］
次に、本発明の実施例を図面に基づいて説明する。
第１図は、本発明に係る半導体記憶装置におけるワード
線のドライブ部分の回路図である。図において、２０は
ワード線ドライバであり、ＰチャネルＭＯＳトランジス
タ１１とＮチャネルＭＯＳトランジスタ１２とで構成さ
れている。３はワード線であり、前記ＰチャネルＭＯＳ
トランジスタ１１とＮチャネルＭＯＳトランジスタ１２
とのそれぞれのドレイン電極に接続されている。４はビ
ット線であり、第６図に示したように、ＮチャネルＭＯ
Ｓトランジスタ３８を介してセンスアンプ２８に接続さ
れている。また、７はＮチャネルＭＯＳ）ランジスタで
あり、このＮチャネルＭＯＳトランジスタ７のゲート電
極とドレイン電極が互いに結ばれてその結線部に接続さ
れている端子に、第６図に示した電源２６からの電源電
圧ＶＤＯが印加される。そしてこのＮチャネルＭＯＳ）
ランジスタフのソース電極８がＰチャネルＭＯ８）ラン
ジスタ１１のソース電極に接続される。また、前記Ｐチ
ャネルＭＯＳトランジスタ１１とＮチャネルＭＯＳトラ
ンジスタ１２とのゲート電極は互いに結ばれて端子６に
接続され、第６図に示すように、Ｘデコーダ２２からの
ハレイベル信号またはローレベル信号が入力される。さ
らに、ＮチャネルＭＯＳ）ランジスタ１２のソースはＧ
ＮＤに接続されている。図中、５はメモリセルであり、
ＮチャネルＭＯＳトランジスタによって構成されており
、そのＮチャネルＭＯＳトランジスタのソースはＧＮＤ
に接続され、ゲート電極はワード線３に接続され、さら
にドレイン電極はビット線４に接続されている。また、
メモリセル５を構成するＮチャネルＭＯＳトランジスタ
の閾値は、通常の低い値のものと、通常よりもやや高い
値のものとの２種類のものが存在する。
線のドライブ部分の回路図である。図において、２０は
ワード線ドライバであり、ＰチャネルＭＯＳトランジス
タ１１とＮチャネルＭＯＳトランジスタ１２とで構成さ
れている。３はワード線であり、前記ＰチャネルＭＯＳ
トランジスタ１１とＮチャネルＭＯＳトランジスタ１２
とのそれぞれのドレイン電極に接続されている。４はビ
ット線であり、第６図に示したように、ＮチャネルＭＯ
Ｓトランジスタ３８を介してセンスアンプ２８に接続さ
れている。また、７はＮチャネルＭＯＳ）ランジスタで
あり、このＮチャネルＭＯＳトランジスタ７のゲート電
極とドレイン電極が互いに結ばれてその結線部に接続さ
れている端子に、第６図に示した電源２６からの電源電
圧ＶＤＯが印加される。そしてこのＮチャネルＭＯＳ）
ランジスタフのソース電極８がＰチャネルＭＯ８）ラン
ジスタ１１のソース電極に接続される。また、前記Ｐチ
ャネルＭＯＳトランジスタ１１とＮチャネルＭＯＳトラ
ンジスタ１２とのゲート電極は互いに結ばれて端子６に
接続され、第６図に示すように、Ｘデコーダ２２からの
ハレイベル信号またはローレベル信号が入力される。さ
らに、ＮチャネルＭＯＳ）ランジスタ１２のソースはＧ
ＮＤに接続されている。図中、５はメモリセルであり、
ＮチャネルＭＯＳトランジスタによって構成されており
、そのＮチャネルＭＯＳトランジスタのソースはＧＮＤ
に接続され、ゲート電極はワード線３に接続され、さら
にドレイン電極はビット線４に接続されている。また、
メモリセル５を構成するＮチャネルＭＯＳトランジスタ
の閾値は、通常の低い値のものと、通常よりもやや高い
値のものとの２種類のものが存在する。
次に、動作について説明する。
Ｘデコーダ２２（第６図参照）からのアドレス信号をデ
コードした信号が、端子６に入力され、そのデコードさ
れた信号がローレベルのものであったとき、Ｐチャネル
ＭＯＳトランジスタ１１とＮチャネルＭＯＳトランジス
タ１２で構成されるインバータ出力がハイレベル状態に
なるが、そのハイレベル状態の出力の電位は、ソース電
極８の電位以上には上昇しない。一方、ＮチャネルＭＯ
Ｓトランジスタ７のゲート電極はドレイン電極とともに
電源２６（第６図参照）に接続されているため、ソース
電極８の電位が、電源電圧ＶＤＯからＮチャネルＭＯＳ
）ランジスタフの閾値電圧■ｔｈ （以下、Ｖｔｈｙ
と記す）を減じた値よりも低ければ、ＮチャネルＭＯＳ
トランジスタ７はＯＮし、ソース電極８の電位は上昇す
る。その結果、ソース電極８の電位はｖｏ。−Ｖｔｈｔ
にバイアスされる。したがって、ワード線３は選択時に
はＶＤＤ−Ｖｔｂ ７に充電される。そしてそのワード
線３に接続されているメモリセル５を構成する所定のＮ
チャネルＭＯＳトランジスタの閾値が通常の低いもので
あれば、そのＮチャネルＭＯＳ）ランジスタはＯＮし、
他方、メモリセル５におけるＮチャネルＭＯＳ）ランジ
スタの閾値がＶＤＯ−Ｖｔｈｔ付近の高いものであれば
、そのＮチャネルＭＯＳ）ランジスタはＯＮせず、ｊｆ
１６図に示したセンスアンプ２８により、所定のアドレ
スに維持するメモリセル５がＯＮしたか否かを判別する
ことが可能となり、メモリセル群から、“０”と“１°
のデータを読出すことができる。このとき、ワード線は
従来のように電源電圧Ｖ０゜まで上昇せず、ｖｏｏ
Ｖｔｈ？までしか上昇しないため、電圧が印加されたと
きにもＯＮＬないメモリセルのＮチャネルＭＯＳトラン
ジスタの閾値は、電源電圧ＶＯＤ付近まで上げておく必
要がなく、Ｖｏｏ Ｖｔｈ７付近にまで上げておくだ
けでよいこととなる。このＮチャネルＭＯＳトランジス
タ７により、前記電源からの電圧を低下させてメモリセ
ルに印加するための電圧低下手段が構成されている。
コードした信号が、端子６に入力され、そのデコードさ
れた信号がローレベルのものであったとき、Ｐチャネル
ＭＯＳトランジスタ１１とＮチャネルＭＯＳトランジス
タ１２で構成されるインバータ出力がハイレベル状態に
なるが、そのハイレベル状態の出力の電位は、ソース電
極８の電位以上には上昇しない。一方、ＮチャネルＭＯ
Ｓトランジスタ７のゲート電極はドレイン電極とともに
電源２６（第６図参照）に接続されているため、ソース
電極８の電位が、電源電圧ＶＤＯからＮチャネルＭＯＳ
）ランジスタフの閾値電圧■ｔｈ （以下、Ｖｔｈｙ
と記す）を減じた値よりも低ければ、ＮチャネルＭＯＳ
トランジスタ７はＯＮし、ソース電極８の電位は上昇す
る。その結果、ソース電極８の電位はｖｏ。−Ｖｔｈｔ
にバイアスされる。したがって、ワード線３は選択時に
はＶＤＤ−Ｖｔｂ ７に充電される。そしてそのワード
線３に接続されているメモリセル５を構成する所定のＮ
チャネルＭＯＳトランジスタの閾値が通常の低いもので
あれば、そのＮチャネルＭＯＳ）ランジスタはＯＮし、
他方、メモリセル５におけるＮチャネルＭＯＳ）ランジ
スタの閾値がＶＤＯ−Ｖｔｈｔ付近の高いものであれば
、そのＮチャネルＭＯＳ）ランジスタはＯＮせず、ｊｆ
１６図に示したセンスアンプ２８により、所定のアドレ
スに維持するメモリセル５がＯＮしたか否かを判別する
ことが可能となり、メモリセル群から、“０”と“１°
のデータを読出すことができる。このとき、ワード線は
従来のように電源電圧Ｖ０゜まで上昇せず、ｖｏｏ
Ｖｔｈ？までしか上昇しないため、電圧が印加されたと
きにもＯＮＬないメモリセルのＮチャネルＭＯＳトラン
ジスタの閾値は、電源電圧ＶＯＤ付近まで上げておく必
要がなく、Ｖｏｏ Ｖｔｈ７付近にまで上げておくだ
けでよいこととなる。このＮチャネルＭＯＳトランジス
タ７により、前記電源からの電圧を低下させてメモリセ
ルに印加するための電圧低下手段が構成されている。
なお、前記第１図に示した実施例では、ワード線３をド
ライブするワード線ドライバ２０のＰチャネルＭＯＳト
ランジスタのソースと電源との間に、ゲート電極とドレ
イン電極とが接続された１個のＮチャネルＭＯＳ）ラン
ジスタフを押入したが、第２図に示すように、同様のＮ
チャネルＭＯＳトランジスタ７を直列に複数個挿入して
もよい。
ライブするワード線ドライバ２０のＰチャネルＭＯＳト
ランジスタのソースと電源との間に、ゲート電極とドレ
イン電極とが接続された１個のＮチャネルＭＯＳ）ラン
ジスタフを押入したが、第２図に示すように、同様のＮ
チャネルＭＯＳトランジスタ７を直列に複数個挿入して
もよい。
また、第３図に示すように、複数のインバータからなる
ワード線ドライバ２０のＰチャネルＭＯＳトランジスタ
のソース同士を結線し、その共通のＰチャネルＭＯＳ）
ランジスタのソースと電源との間にＮチャネルＭＯＳト
ランジスタ７を挿入してもよい。
ワード線ドライバ２０のＰチャネルＭＯＳトランジスタ
のソース同士を結線し、その共通のＰチャネルＭＯＳ）
ランジスタのソースと電源との間にＮチャネルＭＯＳト
ランジスタ７を挿入してもよい。
さらに、第４図に示すように、ワード線ドライバ２０と
して、インバータの代わりに、ＰチャネルＭＯＳ）ラン
ジスタとＮチャネルＭＯＳ）ランジスタとからなるＮＡ
ＮＤ回路を用いてもよく、また、第５図に示すように、
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタとからなるＮＯＲ回路を用いてもよい。この場
合に、２つの入力端子５０ａ、５０ｂには、別々のデコ
ーダからの信号をそれぞれ入力してもよく、または、一
方の入力端子５０ａにデコーダからの信号を入力し他方
の入力端子にクロック信号を入力してもよい。なお、第
４図および第５図における７は、電圧低下手段の一例で
あるＮチャネルＭＯＳトランジスタである。
して、インバータの代わりに、ＰチャネルＭＯＳ）ラン
ジスタとＮチャネルＭＯＳ）ランジスタとからなるＮＡ
ＮＤ回路を用いてもよく、また、第５図に示すように、
ＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトラ
ンジスタとからなるＮＯＲ回路を用いてもよい。この場
合に、２つの入力端子５０ａ、５０ｂには、別々のデコ
ーダからの信号をそれぞれ入力してもよく、または、一
方の入力端子５０ａにデコーダからの信号を入力し他方
の入力端子にクロック信号を入力してもよい。なお、第
４図および第５図における７は、電圧低下手段の一例で
あるＮチャネルＭＯＳトランジスタである。
［発明の効果］
前記構成を有する本発明は、各メモリセルに印加される
電圧が、電圧低下手段の働きにより電源電圧よりも低い
電圧となっているため、その印加される電圧の高さを基
準として大きさが設定されるメモリセルの閾値もそれに
応じて低く設定することができ、電源電圧を低下させる
ことなくメモリセルの閾値のみを低下させることができ
るに至り、ウェハプロセスが容易となるとともに、電気
的な耐圧性の向上による信頼性の高い半導体記憶装置を
提供し得るに至った。
電圧が、電圧低下手段の働きにより電源電圧よりも低い
電圧となっているため、その印加される電圧の高さを基
準として大きさが設定されるメモリセルの閾値もそれに
応じて低く設定することができ、電源電圧を低下させる
ことなくメモリセルの閾値のみを低下させることができ
るに至り、ウェハプロセスが容易となるとともに、電気
的な耐圧性の向上による信頼性の高い半導体記憶装置を
提供し得るに至った。
第１図は、本発明に係る半導体記憶装置の要部を示す回
路図である。 第２図は、本発明の他の実施例を示す要部の回路図であ
る。 第３図は、本発明のさらに他の実施例を示す要部の回路
図である。 第４図は、本発明のさらに他の実施例を示す要部の回路
図である。 第５図は、本発明のさらに他の実施例を示す要部の回路
図である。 第６図は、従来例を示し、半導体記憶装置の全体回路図
である。 図中、５はメモリセル、１はメモリセルアレイ、２２は
行選択手段の一例であるＸデコーダ、２４は列選択手段
の一例であるＹデコーダ、７は電圧低下手段の一例であ
るＮチャネルＭＯＳトランジスタ、２８は状態判別手段
の一例であるセンスアンプである。
路図である。 第２図は、本発明の他の実施例を示す要部の回路図であ
る。 第３図は、本発明のさらに他の実施例を示す要部の回路
図である。 第４図は、本発明のさらに他の実施例を示す要部の回路
図である。 第５図は、本発明のさらに他の実施例を示す要部の回路
図である。 第６図は、従来例を示し、半導体記憶装置の全体回路図
である。 図中、５はメモリセル、１はメモリセルアレイ、２２は
行選択手段の一例であるＸデコーダ、２４は列選択手段
の一例であるＹデコーダ、７は電圧低下手段の一例であ
るＮチャネルＭＯＳトランジスタ、２８は状態判別手段
の一例であるセンスアンプである。
Claims (1)
- 【特許請求の範囲】 印加された電圧と予め定められた閾値との大小関係によ
り第１の論理状態と第２の論理状態とに変化するメモリ
セルが、複数行および複数列に複数個配列されてなるメ
モリセルアレイと、 前記複数のメモリセルの各行を選択するための行選択手
段と、 前記複数のメモリセルの各列を選択するための列選択手
段と、 電圧を所定の装置に印加するための電源と、前記電源か
らの電圧を低下させて前記メモリセルに印加するための
電圧低下手段とを含み、前記複数のメモリセルは、前記
電圧低下手段により印加される電圧に応答して前記第１
の論理状態になるよう前記閾値の大きさを設定された第
１のメモリセルと、前記電圧低下手段により印加される
電圧に応答して前記第２の論理状態になるよう前記閾値
の大きさを設定された第２のメモリセルとを含み、 前記行選択手段と前記列選択手段とで選択された前記メ
モリセルが前記印加された電圧に応答して前記第１の論
理状態または前記第２の論理状態のいずれの状態になっ
ているかを判別するための状態判別手段をさらに含む、
半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16560788A JPH0743954B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
| DE19893921014 DE3921014A1 (de) | 1988-06-30 | 1989-06-27 | Nur-lese-speicher mit reduzierter programmierschwellenspannung und betriebsverfahren fuer einen solchen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16560788A JPH0743954B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0214493A true JPH0214493A (ja) | 1990-01-18 |
| JPH0743954B2 JPH0743954B2 (ja) | 1995-05-15 |
Family
ID=15815574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16560788A Expired - Lifetime JPH0743954B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0743954B2 (ja) |
| DE (1) | DE3921014A1 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116096A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 読み出し専用メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224197A (ja) * | 1985-03-29 | 1986-10-04 | Nippon Texas Instr Kk | 半導体記憶装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4446536A (en) * | 1982-06-21 | 1984-05-01 | Mcdonnell Douglas Corporation | Complementary metal oxide semiconductors address drive circuit |
| US4618943A (en) * | 1984-01-09 | 1986-10-21 | International Business Machines Corporation | Semiconductor static read/write memory having an additional read-only capability |
-
1988
- 1988-06-30 JP JP16560788A patent/JPH0743954B2/ja not_active Expired - Lifetime
-
1989
- 1989-06-27 DE DE19893921014 patent/DE3921014A1/de active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61224197A (ja) * | 1985-03-29 | 1986-10-04 | Nippon Texas Instr Kk | 半導体記憶装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116096A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 読み出し専用メモリ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0743954B2 (ja) | 1995-05-15 |
| DE3921014C2 (ja) | 1992-11-05 |
| DE3921014A1 (de) | 1990-01-04 |
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