JPH0743954B2 - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0743954B2 JPH0743954B2 JP16560788A JP16560788A JPH0743954B2 JP H0743954 B2 JPH0743954 B2 JP H0743954B2 JP 16560788 A JP16560788 A JP 16560788A JP 16560788 A JP16560788 A JP 16560788A JP H0743954 B2 JPH0743954 B2 JP H0743954B2
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- mos transistor
- channel mos
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
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Description
【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、主として、チャネルカット方式のROMを含む
半導体記憶装置に関し、詳しくは、複数行および複数列
にメモリセルが配設され、行および列からなるアドレス
に応じてメモリセルの閾値を第１の大きさまたは第２の
大きさに予め選択設定しておくことによりデータを記憶
しておく半導体記憶装置に関する。
半導体記憶装置に関し、詳しくは、複数行および複数列
にメモリセルが配設され、行および列からなるアドレス
に応じてメモリセルの閾値を第１の大きさまたは第２の
大きさに予め選択設定しておくことによりデータを記憶
しておく半導体記憶装置に関する。
［従来の技術］ この種の半導体記憶装置において従来から一般的に知ら
れているものに、たとえば第６図に示すものがある。
れているものに、たとえば第６図に示すものがある。
第６図は、1bit×16wordのROMを含む半導体記憶装置の
全体図である。図中、１は、複数行（図面上は４行）お
よび複数列（図面上は４列）に配設された複数のメモリ
セル５からなるメモリセルアレイである。22は、行選択
手段の一例であるＸデコーダであり、アドレス入力信号
Ａφ,A1に基づいて各ワード線ドライバ20にそれぞれハ
イレベル信号またはローレベル信号を出力するものであ
る。そして、ワード線ドライバにハイレベル信号が入力
された場合にはそのワード線ドライバ20に接続されたワ
ード線３にローレベル信号が出力れることとなる。つま
り、ワード線ドライバ20は、ＮチャネルMOSトランジス
タＰチャネルMOSトランジスタとからなるインバータに
よって構成されており、電源26により電圧が印加されて
おり、入力を反転した状態で出力するよう構成されてい
る。また、前記Ｘデコーダ22は、インバータ30と、Ｐチ
ャネルMOSトランジスタとＮチャネルMOSトランジスタと
からなるNAND回路34とから構成されており、４つのNAND
回路34の内の１つからローレベル信号が出力されて他の
３つからはハイレベル信号が出力される。そして、前記
アドレス入力信号Ａφ,A1のローレベルおよびハイレベ
ルからなる信号の４種類の組合わせによって、ローレベ
ル信号を出力するNAND回路34を適宜選択するよう構成さ
れている。そして、NAND回路34から出力されたローレベ
ル信号を入力したワード線ドライバ20に接続されている
ワード線３のみがハイレベル状態となり、そのワード線
３に属する行に存在するメモリセル５にハイレベル信号
がゲート信号として入力されることとなる。つまり、メ
モリセル５は、ＮチャネルMOSトランジスタで構成され
ており、そのＮチャネルMOSトランジスタの制御電極の
一例のゲート電極にハイレベル信号が入力されることと
なるのであり、そのメモリセル５のＮチャネルMOSトラ
ンジスタの閾値が入力されたゲート電圧よりも低い場合
にはＮチャネルMOSトランジスタが導通状態となり、前
記ゲート電圧よりも閾値が高い場合にはＮチャネルMOS
トランジスタは導通状態とはならない。この各メモリセ
ルの閾値の大小によりデータを記憶するよう構成されて
いる。
全体図である。図中、１は、複数行（図面上は４行）お
よび複数列（図面上は４列）に配設された複数のメモリ
セル５からなるメモリセルアレイである。22は、行選択
手段の一例であるＸデコーダであり、アドレス入力信号
Ａφ,A1に基づいて各ワード線ドライバ20にそれぞれハ
イレベル信号またはローレベル信号を出力するものであ
る。そして、ワード線ドライバにハイレベル信号が入力
された場合にはそのワード線ドライバ20に接続されたワ
ード線３にローレベル信号が出力れることとなる。つま
り、ワード線ドライバ20は、ＮチャネルMOSトランジス
タＰチャネルMOSトランジスタとからなるインバータに
よって構成されており、電源26により電圧が印加されて
おり、入力を反転した状態で出力するよう構成されてい
る。また、前記Ｘデコーダ22は、インバータ30と、Ｐチ
ャネルMOSトランジスタとＮチャネルMOSトランジスタと
からなるNAND回路34とから構成されており、４つのNAND
回路34の内の１つからローレベル信号が出力されて他の
３つからはハイレベル信号が出力される。そして、前記
アドレス入力信号Ａφ,A1のローレベルおよびハイレベ
ルからなる信号の４種類の組合わせによって、ローレベ
ル信号を出力するNAND回路34を適宜選択するよう構成さ
れている。そして、NAND回路34から出力されたローレベ
ル信号を入力したワード線ドライバ20に接続されている
ワード線３のみがハイレベル状態となり、そのワード線
３に属する行に存在するメモリセル５にハイレベル信号
がゲート信号として入力されることとなる。つまり、メ
モリセル５は、ＮチャネルMOSトランジスタで構成され
ており、そのＮチャネルMOSトランジスタの制御電極の
一例のゲート電極にハイレベル信号が入力されることと
なるのであり、そのメモリセル５のＮチャネルMOSトラ
ンジスタの閾値が入力されたゲート電圧よりも低い場合
にはＮチャネルMOSトランジスタが導通状態となり、前
記ゲート電圧よりも閾値が高い場合にはＮチャネルMOS
トランジスタは導通状態とはならない。この各メモリセ
ルの閾値の大小によりデータを記憶するよう構成されて
いる。
図中、24は列選択手段の一例であるＹデコーダであり、
インバータ32とNOR回路36とからなり、複数のNOR回路36
のうちいずれか１つのNOR回路36からのみハイレベル信
号が出力され、他のNOR回路36からはローレベル信号が
出力される。そして、アドレス入力信号A2,A3における
ハイレベルおよびローレベルからなる信号の４種類の組
合わせによって、ハイレベル信号を出力するNOR回路36
を適宜選択できるよう構成されている。前記NOR回路36
からの出力は、ビット線４に設けられているＮチャネル
MOSトランジスタ38のゲートに入力されることとなる。
そして、ハイレベル信号が入力されたＮチャネルMOSト
ランジスタ38は導通状態となり、ローレベル信号が入力
されたＮチャネルMOSトランジスタ38は非導通状態とな
っている。
インバータ32とNOR回路36とからなり、複数のNOR回路36
のうちいずれか１つのNOR回路36からのみハイレベル信
号が出力され、他のNOR回路36からはローレベル信号が
出力される。そして、アドレス入力信号A2,A3における
ハイレベルおよびローレベルからなる信号の４種類の組
合わせによって、ハイレベル信号を出力するNOR回路36
を適宜選択できるよう構成されている。前記NOR回路36
からの出力は、ビット線４に設けられているＮチャネル
MOSトランジスタ38のゲートに入力されることとなる。
そして、ハイレベル信号が入力されたＮチャネルMOSト
ランジスタ38は導通状態となり、ローレベル信号が入力
されたＮチャネルMOSトランジスタ38は非導通状態とな
っている。
以上のように、Ｘデコーダ22により、複数行および複数
列からなるメモリセル５の行を選択することができ、Ｙ
デコーダ24により、複数行および複数列からなるメモリ
セル５の列を選択することができ、その選択された行お
よび列に存在する１つのメモリセル５を選択して特定す
ることが可能となる。そしてその選択されて特定された
１つのメモリセル５に、電源26からの電圧が印加される
こととなるのであり、その印加された電圧すなわちゲー
ト電圧に対しそのメモリセルのＮチャネルMOSトランジ
スタの閾値が高いか低いかによって、前述したようにＮ
チャネルMOSトランジスタが導通状態になるか否かが定
まるのであり、その導通状態になっているか否かが状態
判別手段の一例のセンスアンプ28によって検出できるよ
う構成されている。なお、前記電源26からの電圧V
DDは、ワード線ドライバ20以外に、Ｘデコーダ22の各イ
ンバータ30およびNAND回路34にも供給され、また、Ｙデ
コーダ24のインバータ32およびNOR回路36にも供給され
ており、さらに、センスアンプ28にも供給されている。
列からなるメモリセル５の行を選択することができ、Ｙ
デコーダ24により、複数行および複数列からなるメモリ
セル５の列を選択することができ、その選択された行お
よび列に存在する１つのメモリセル５を選択して特定す
ることが可能となる。そしてその選択されて特定された
１つのメモリセル５に、電源26からの電圧が印加される
こととなるのであり、その印加された電圧すなわちゲー
ト電圧に対しそのメモリセルのＮチャネルMOSトランジ
スタの閾値が高いか低いかによって、前述したようにＮ
チャネルMOSトランジスタが導通状態になるか否かが定
まるのであり、その導通状態になっているか否かが状態
判別手段の一例のセンスアンプ28によって検出できるよ
う構成されている。なお、前記電源26からの電圧V
DDは、ワード線ドライバ20以外に、Ｘデコーダ22の各イ
ンバータ30およびNAND回路34にも供給され、また、Ｙデ
コーダ24のインバータ32およびNOR回路36にも供給され
ており、さらに、センスアンプ28にも供給されている。
［発明が解決しようとする課題］ この種従来の半導体記憶装置は、Ｘデコーダ22によって
選択されたワード線３が電源26による電圧VDDに対応し
た高い電圧にまで上昇するため、データを記憶するため
に必要となる高い閾値を持ったメモリセル５の閾値をワ
ード線３の上昇電圧よりも高く設定しておく必要があ
る。しかし、そのような高い閾値を得るには、メモリセ
ル５の製造段階において高濃度の不純物を注入する必要
があり、ウエハプロセス面での難点があるとともに、メ
モリセルのトランジスタの電気的な耐圧が低下して信頼
性の低い半導体記憶装置となってしまう欠点があった。
そこで、電源26の電圧VDDを当初から低い値に設定して
おくことも考えられるが、この電源26からの電圧は、前
述したように、ワード線ドライバ20以外にもＸデコーダ
22やＹデコーダ24等の他の種々の回路にも印加されてい
るのであり、電源26の電圧VDDを低下させることによっ
て前記他の種々の回路に種々の不都合が生じてくるとい
う新たな欠点が生ずるのである。
選択されたワード線３が電源26による電圧VDDに対応し
た高い電圧にまで上昇するため、データを記憶するため
に必要となる高い閾値を持ったメモリセル５の閾値をワ
ード線３の上昇電圧よりも高く設定しておく必要があ
る。しかし、そのような高い閾値を得るには、メモリセ
ル５の製造段階において高濃度の不純物を注入する必要
があり、ウエハプロセス面での難点があるとともに、メ
モリセルのトランジスタの電気的な耐圧が低下して信頼
性の低い半導体記憶装置となってしまう欠点があった。
そこで、電源26の電圧VDDを当初から低い値に設定して
おくことも考えられるが、この電源26からの電圧は、前
述したように、ワード線ドライバ20以外にもＸデコーダ
22やＹデコーダ24等の他の種々の回路にも印加されてい
るのであり、電源26の電圧VDDを低下させることによっ
て前記他の種々の回路に種々の不都合が生じてくるとい
う新たな欠点が生ずるのである。
本発明は、かかる実情に鑑み、電源電圧を低下させるこ
となくメモリセルの閾値のみを低下させることのできる
半導体記憶装置を提供することを目的とする。
となくメモリセルの閾値のみを低下させることのできる
半導体記憶装置を提供することを目的とする。
［課題を解決するための手段］ 本発明は、制御電極を有し閾値が予め定められているメ
モリセルが複数行および複数列に複数個配列されてなる
メモリセルアレイを有し、前記複数のメモリセルのそれ
ぞれが、前記制御電極に印加された電圧と前記閾値との
大小関係により第１の論理状態と第２の論理状態とに変
化する、半導体記憶装置であって、 前記複数のメモリセルの各行を選択するための行選択手
段と、 前記複数のメモリセルの各列を選択するための列選択手
段と、 電圧を所定の装置に印加するための電源からの電圧を低
下させて前記メモリセルの前記制御電極に印加するため
の電圧低下手段とを含み、 前記複数のメモリセルは、前記電圧低下手段により前記
制御電極に印加される電圧に応答して前記第１の論理状
態になるように前記閾値の大きさが設定された第１のメ
モリセルと、前記電圧低下手段により前記制御電極に印
加される電圧に応答して前記第２の論理状態になるよう
に前記閾値の大きさが設定された第２のメモリセルとを
含み、 前記行選択手段と前記列選択手段とで選択された前記メ
モリセルがその制御電極に印加された電圧に応答して前
記第１の論理状態または前記第２の論理状態のいずれの
状態になっているかを判別するための状態判別手段をさ
らに含む。
モリセルが複数行および複数列に複数個配列されてなる
メモリセルアレイを有し、前記複数のメモリセルのそれ
ぞれが、前記制御電極に印加された電圧と前記閾値との
大小関係により第１の論理状態と第２の論理状態とに変
化する、半導体記憶装置であって、 前記複数のメモリセルの各行を選択するための行選択手
段と、 前記複数のメモリセルの各列を選択するための列選択手
段と、 電圧を所定の装置に印加するための電源からの電圧を低
下させて前記メモリセルの前記制御電極に印加するため
の電圧低下手段とを含み、 前記複数のメモリセルは、前記電圧低下手段により前記
制御電極に印加される電圧に応答して前記第１の論理状
態になるように前記閾値の大きさが設定された第１のメ
モリセルと、前記電圧低下手段により前記制御電極に印
加される電圧に応答して前記第２の論理状態になるよう
に前記閾値の大きさが設定された第２のメモリセルとを
含み、 前記行選択手段と前記列選択手段とで選択された前記メ
モリセルがその制御電極に印加された電圧に応答して前
記第１の論理状態または前記第２の論理状態のいずれの
状態になっているかを判別するための状態判別手段をさ
らに含む。
［作用］ 本発明によれば、制御電極を有するメモリセルが複数行
および複数列に配列されてメモリセルアレイが構成され
ている。複数のメモリセルは、それぞれ、当該制御電極
に印加された電圧と予め定められた閾値との大小関係に
より第１の論理状態と第２の論理状態とに変化する。ま
た、行選択手段により複数のメモリセルの各行が選択さ
れ、列選択手段により複数のメモリセルの各列が選択さ
れ、その両選択手段によって所定のメモリセルが選択さ
れて特定されることとなる。さらに、電圧低下手段によ
り電源からの電圧が低下された状態でメモリセルの制御
電極に印加される。さらに、前記複数のメモリセルは、
第１のメモリセルと第２のメモリセルとを含む。その第
１のメモリセルは、前記電圧低下手段によりその制御電
極に印加される電圧によって第１の論理状態になるよう
に前記閾値の大きさが設定されている。前記第２のメモ
リセルは、前記電圧低下手段によりその制御電極に印加
される電圧によって第２の論理状態になるように前記閾
値の大きさが設定されている。そして、状態判別手段の
働きにより、前記行選択手段と前記列選択手段とで選択
れた前記メモリセルが、印加された電圧に応答して前記
第１の論理状態または前記第２の論理状態のいずれかの
状態になっているかが判別される。
および複数列に配列されてメモリセルアレイが構成され
ている。複数のメモリセルは、それぞれ、当該制御電極
に印加された電圧と予め定められた閾値との大小関係に
より第１の論理状態と第２の論理状態とに変化する。ま
た、行選択手段により複数のメモリセルの各行が選択さ
れ、列選択手段により複数のメモリセルの各列が選択さ
れ、その両選択手段によって所定のメモリセルが選択さ
れて特定されることとなる。さらに、電圧低下手段によ
り電源からの電圧が低下された状態でメモリセルの制御
電極に印加される。さらに、前記複数のメモリセルは、
第１のメモリセルと第２のメモリセルとを含む。その第
１のメモリセルは、前記電圧低下手段によりその制御電
極に印加される電圧によって第１の論理状態になるよう
に前記閾値の大きさが設定されている。前記第２のメモ
リセルは、前記電圧低下手段によりその制御電極に印加
される電圧によって第２の論理状態になるように前記閾
値の大きさが設定されている。そして、状態判別手段の
働きにより、前記行選択手段と前記列選択手段とで選択
れた前記メモリセルが、印加された電圧に応答して前記
第１の論理状態または前記第２の論理状態のいずれかの
状態になっているかが判別される。
つまり、行および列からなる複数のアドレスのうち予め
定められたアドレスに位置するメモリセル群とそれ以外
のメモリセル群とにメモリセルを区別し、一方のメモリ
セル群を第１のメモリセルで構成し、他方のメモリセル
群を第２のメモリセルで構成することにより、データが
記憶が行なわれるのであり、また、行選択手段と列選択
手段とで選択されたメモリセルがその制御電極に印加さ
れた電圧に応答して第１の論理状態になっているかまた
は第２の論理状態になっているかを判別することによ
り、所定のアドレスに位置するメモリセルが第１のメモ
リセルかまたは第２のメモリセルかがわかり、記憶され
ているデータを読出すことができる。
定められたアドレスに位置するメモリセル群とそれ以外
のメモリセル群とにメモリセルを区別し、一方のメモリ
セル群を第１のメモリセルで構成し、他方のメモリセル
群を第２のメモリセルで構成することにより、データが
記憶が行なわれるのであり、また、行選択手段と列選択
手段とで選択されたメモリセルがその制御電極に印加さ
れた電圧に応答して第１の論理状態になっているかまた
は第２の論理状態になっているかを判別することによ
り、所定のアドレスに位置するメモリセルが第１のメモ
リセルかまたは第２のメモリセルかがわかり、記憶され
ているデータを読出すことができる。
そして、各メモリセルの制御電極に印加される電圧が、
電圧低下手段の働きにより電源電圧よりも低い電圧とな
っているため、その印加される電圧の高さを基準として
大きさが設定されるメモリセルの閾値もそれに応じて低
く設定することができる。
電圧低下手段の働きにより電源電圧よりも低い電圧とな
っているため、その印加される電圧の高さを基準として
大きさが設定されるメモリセルの閾値もそれに応じて低
く設定することができる。
［発明の実施例］ 次に、本発明の実施例を図面に基づいて説明する。
第１図は、本発明に係る半導体記憶装置におけるワード
線のドライブ部分の回路図である。図において、20はワ
ード線ドライバであり、ＰチャネルMOSトランジスタ11
とＮチャネルMOSトランジスタ12とで構成されている。
３はワード線であり、前記ＰチャネルMOSトランジスタ1
1とＮチャネルMOSトランジスタ12とのそれぞれのドレイ
ン電極に接続されている。４はビット線であり、第６図
に示したように、ＮチャネルMOSトランジスタ38を介し
てセンスアンプ28に接続されている。また、７はＮチャ
ネルMOSトランジスタであり、このＮチャネルMOSトラン
ジスタ７のゲート電極とドレイン電極が互いに結ばれて
その結線部に接続されている端子に、第６図に示した電
源26からの電源電圧VDDが印加される。そしてこのＮチ
ャネルMOSトランジスタ７のソース電極８がＰチャネルM
OSトランジスタ11のソース電極に接続される。また、前
記ＰチャネルMOSトランジスタ11とＮチャネルMOSトラン
ジスタ12とのゲート電極は互いに結ばれて端子６に接続
され、第６図に示すように、Ｘデコーダ22からのハイレ
ベル信号またはローレベル信号が入力される。さらに、
ＮチャネルMOSトランジスタ12のソースはGNDに接続され
ている。図中、５はメモリセルであり、ＮチャネルMOS
トランジスタによって構成されており、そのＮチャネル
MOSトランジスタのソースはGNDに接続され、制御電極の
一例のゲート電極はワード線３に接続され、さらにドレ
イン電極はビット線４に接続されている。また、メモリ
セル５を構成するＮチャネルMOSトランジスタの閾値
は、通常の低い値のものと、通常よりもやや高い値のも
のとの２種類のものが存在する。
線のドライブ部分の回路図である。図において、20はワ
ード線ドライバであり、ＰチャネルMOSトランジスタ11
とＮチャネルMOSトランジスタ12とで構成されている。
３はワード線であり、前記ＰチャネルMOSトランジスタ1
1とＮチャネルMOSトランジスタ12とのそれぞれのドレイ
ン電極に接続されている。４はビット線であり、第６図
に示したように、ＮチャネルMOSトランジスタ38を介し
てセンスアンプ28に接続されている。また、７はＮチャ
ネルMOSトランジスタであり、このＮチャネルMOSトラン
ジスタ７のゲート電極とドレイン電極が互いに結ばれて
その結線部に接続されている端子に、第６図に示した電
源26からの電源電圧VDDが印加される。そしてこのＮチ
ャネルMOSトランジスタ７のソース電極８がＰチャネルM
OSトランジスタ11のソース電極に接続される。また、前
記ＰチャネルMOSトランジスタ11とＮチャネルMOSトラン
ジスタ12とのゲート電極は互いに結ばれて端子６に接続
され、第６図に示すように、Ｘデコーダ22からのハイレ
ベル信号またはローレベル信号が入力される。さらに、
ＮチャネルMOSトランジスタ12のソースはGNDに接続され
ている。図中、５はメモリセルであり、ＮチャネルMOS
トランジスタによって構成されており、そのＮチャネル
MOSトランジスタのソースはGNDに接続され、制御電極の
一例のゲート電極はワード線３に接続され、さらにドレ
イン電極はビット線４に接続されている。また、メモリ
セル５を構成するＮチャネルMOSトランジスタの閾値
は、通常の低い値のものと、通常よりもやや高い値のも
のとの２種類のものが存在する。
次に、動作について説明する。
Ｘデコーダ22（第６図参照）からのアドレス信号をデコ
ードした信号が、端子６に入力され、そのデコードされ
た信号がローレベルのものであったとき、ＰチャネルMO
Sトランジスタ11とＮチャネルMOSトランジスタ12で構成
されるインバータ出力がハイレベル状態になるが、その
ハイレベル状態の出力の電位は、ソース電極８の電位以
上には上昇しない。一方、ＮチャネルMOSトランジスタ
７のゲート電極はドレイン電極とともに電源26（第６図
参照）に接続されているため、ソース電極８の電位が、
電源電圧VDDからＮチャネルMOSトランジスタ７の閾値電
圧Vth（以下、Vth7と記す）を減じた値よりも低けれ
ば、ＮチャネルMOSトランジスタ７はONし、ソース電極
８の電位は上昇する。その結果、ソース電極８の電位は
VDD−Vth7にバイアスされる。したがって、ワード線３
は選択時にはVDD−Vth7に充電される。そしてそのワー
ド線３に接続されているメモリセル５を構成する所定の
ＮチャネルMOSトランジスタの閾値が通常の低いもので
あれば、そのＮチャネルMOSトランジスタはONし、他
方、メモリセル５におけるＮチャネルMOSトランジスタ
の閾値がVDD−Vth7付近の高いものであれば、そのＮチ
ャネルMOSトランジスタはONせず、第６図に示したセン
スアンプ28により、所定のアドレスに維持するメモリセ
ル５がONしたか否かを判別することが可能となり、メモ
リセル群から、“0"と“1"のデータを読出すことができ
る。このとき、ワード線は従来のように電源電圧VDDま
で上昇せず、VDD−Vth7までしか上昇しないため、電圧
が印加されたときにもONしないメモリセルのＮチャネル
MOSトランジスタの閾値は、電源電圧VDD付近まで上げて
おく必要がなく、VDD−Vth7付近にまで上げておくだけ
でよいこととなる。このＮチャネルMOSトランジスタ７
により、前記電源からの電圧を低下させてメモリセルに
印加するための電圧低下手段が構成されている。
ードした信号が、端子６に入力され、そのデコードされ
た信号がローレベルのものであったとき、ＰチャネルMO
Sトランジスタ11とＮチャネルMOSトランジスタ12で構成
されるインバータ出力がハイレベル状態になるが、その
ハイレベル状態の出力の電位は、ソース電極８の電位以
上には上昇しない。一方、ＮチャネルMOSトランジスタ
７のゲート電極はドレイン電極とともに電源26（第６図
参照）に接続されているため、ソース電極８の電位が、
電源電圧VDDからＮチャネルMOSトランジスタ７の閾値電
圧Vth（以下、Vth7と記す）を減じた値よりも低けれ
ば、ＮチャネルMOSトランジスタ７はONし、ソース電極
８の電位は上昇する。その結果、ソース電極８の電位は
VDD−Vth7にバイアスされる。したがって、ワード線３
は選択時にはVDD−Vth7に充電される。そしてそのワー
ド線３に接続されているメモリセル５を構成する所定の
ＮチャネルMOSトランジスタの閾値が通常の低いもので
あれば、そのＮチャネルMOSトランジスタはONし、他
方、メモリセル５におけるＮチャネルMOSトランジスタ
の閾値がVDD−Vth7付近の高いものであれば、そのＮチ
ャネルMOSトランジスタはONせず、第６図に示したセン
スアンプ28により、所定のアドレスに維持するメモリセ
ル５がONしたか否かを判別することが可能となり、メモ
リセル群から、“0"と“1"のデータを読出すことができ
る。このとき、ワード線は従来のように電源電圧VDDま
で上昇せず、VDD−Vth7までしか上昇しないため、電圧
が印加されたときにもONしないメモリセルのＮチャネル
MOSトランジスタの閾値は、電源電圧VDD付近まで上げて
おく必要がなく、VDD−Vth7付近にまで上げておくだけ
でよいこととなる。このＮチャネルMOSトランジスタ７
により、前記電源からの電圧を低下させてメモリセルに
印加するための電圧低下手段が構成されている。
なお、前記第１図に示した実施例では、ワード線３をド
ライブするワード線ドライバ20のＰチャネルMOSトラン
ジスタのソースと電源との間に、ゲート電極とドレイン
電極とが接続された１個のＮチャネルMOSトランジスタ
７を挿入したが、第２図に示すように、同様のＮチャネ
ルMOSトランジスタ７を直列に複数個挿入してもよい。
また、第３図に示すように、複数のインバータからなる
ワード線ドライバ20のＰチャネルMOSトランジスタのソ
ース同士を結線し、その共通のＰチャネルMOSトランジ
スタのソースと電源との間にＮチャネルMOSトランジス
タ７を挿入してもよい。
ライブするワード線ドライバ20のＰチャネルMOSトラン
ジスタのソースと電源との間に、ゲート電極とドレイン
電極とが接続された１個のＮチャネルMOSトランジスタ
７を挿入したが、第２図に示すように、同様のＮチャネ
ルMOSトランジスタ７を直列に複数個挿入してもよい。
また、第３図に示すように、複数のインバータからなる
ワード線ドライバ20のＰチャネルMOSトランジスタのソ
ース同士を結線し、その共通のＰチャネルMOSトランジ
スタのソースと電源との間にＮチャネルMOSトランジス
タ７を挿入してもよい。
さらに、第４図に示すように、ワード線ドライバ20とし
て、インバータの代わりに、ＰチャネルMOSトランジス
タとＮチャネルMOSトランジスタとからなるNAND回路を
用いてもよく、また、第５図に示すように、Ｐチャネル
MOSトランジスタとＮチャネルMOSトランジスタとからな
るNOR回路を用いてもよい。この場合に、２つの入力端
子50a,50bには、別々のデコーダからの信号をそれぞれ
入力してもよく、または、一方の入力端子50aはデコー
ダからの信号を入力し他方の入力端子にクロック信号を
入力してもよい。なお、第４図および第５図における７
は、電圧低下手段の一例であるＮチャネルMOSトランジ
スタである。
て、インバータの代わりに、ＰチャネルMOSトランジス
タとＮチャネルMOSトランジスタとからなるNAND回路を
用いてもよく、また、第５図に示すように、Ｐチャネル
MOSトランジスタとＮチャネルMOSトランジスタとからな
るNOR回路を用いてもよい。この場合に、２つの入力端
子50a,50bには、別々のデコーダからの信号をそれぞれ
入力してもよく、または、一方の入力端子50aはデコー
ダからの信号を入力し他方の入力端子にクロック信号を
入力してもよい。なお、第４図および第５図における７
は、電圧低下手段の一例であるＮチャネルMOSトランジ
スタである。
［発明の効果］ 前記構成を有する本発明は、各メモリセルの制御電極に
印加される電圧が、電圧低下手段の働きにより電源電圧
よりも低い電圧となっているため、その印加される電圧
の高さを基準として大きさが設定されるメモリセルの閾
値もそれに応じて低く設定することができ、電源電圧を
低下させることなくメモリセルの閾値のみを低下させる
ことができるに至り、ウエハプロセスが容易となるとと
もに、電気的な耐圧性の向上による信頼性の高い半導体
記憶装置を提供し得るに至った。
印加される電圧が、電圧低下手段の働きにより電源電圧
よりも低い電圧となっているため、その印加される電圧
の高さを基準として大きさが設定されるメモリセルの閾
値もそれに応じて低く設定することができ、電源電圧を
低下させることなくメモリセルの閾値のみを低下させる
ことができるに至り、ウエハプロセスが容易となるとと
もに、電気的な耐圧性の向上による信頼性の高い半導体
記憶装置を提供し得るに至った。
第１図は、本発明に係る半導体記憶装置の要部を示す回
路図である。 第２図は、本発明の他の実施例を示す要部の回路図であ
る。 第３図は、本発明のさらに他の実施例を示す要部の回路
図である。 第４図は、本発明のさらに他の実施例を示す要部の回路
図である。 第５図は、本発明のさらに他の実施例を示す要部の回路
図である。 第６図は、従来例を示し、半導体記憶装置の全体回路図
である。 図中、５はメモリセル、１はメモリセルアレイ、22は行
選択手段の一例であるＸデコーダ、24は列選択手段の一
例であるＹデコーダ、７は電圧低下手段の一例であるＮ
チャネルMOSトランジスタ、28は状態判別手段の一例で
あるセンスアンプである。
路図である。 第２図は、本発明の他の実施例を示す要部の回路図であ
る。 第３図は、本発明のさらに他の実施例を示す要部の回路
図である。 第４図は、本発明のさらに他の実施例を示す要部の回路
図である。 第５図は、本発明のさらに他の実施例を示す要部の回路
図である。 第６図は、従来例を示し、半導体記憶装置の全体回路図
である。 図中、５はメモリセル、１はメモリセルアレイ、22は行
選択手段の一例であるＸデコーダ、24は列選択手段の一
例であるＹデコーダ、７は電圧低下手段の一例であるＮ
チャネルMOSトランジスタ、28は状態判別手段の一例で
あるセンスアンプである。
Claims (1)
- 【請求項１】制御電極を有し閾値が予め定められている
メモリセルが複数行および複数列に複数個配列されてな
るメモリセルアレイを有し、前記複数のメモリセルのそ
れぞれが、前記制御電極に印加された電圧と前記閾値と
の大小関係により第１の論理状態と第２の論理状態とに
変化する、半導体記憶装置であって、 前記複数のメモリセルの各行を選択するための行選択手
段と、 前記複数のメモリセルの各列を選択するための列選択手
段と、 電圧を所定の装置に印加するための電源からの電圧を低
下させて前記メモリセルの前記制御電極に印加するため
の電圧低下手段とを含み、 前記複数のメモリセルは、前記電圧低下手段により前記
制御電極に印加される電圧に応答して前記第１の論理状
態になるように前記閾値の大きさが設定された第１のメ
モリセルと、前記電圧低下手段により前記制御電極に印
加される電圧に応答して前記第２の論理状態になるよう
に前記閾値の大きさが設定された第２のメモリセルとを
含み、 前記行選択手段と前記列選択手段とで選択された前記メ
モリセルがその制御電極に印加された電圧に応答して前
記第１の論理状態または前記第２の論理状態のいずれの
状態になっているかを判別するための状態判別手段をさ
らに含む、半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16560788A JPH0743954B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
| DE19893921014 DE3921014A1 (de) | 1988-06-30 | 1989-06-27 | Nur-lese-speicher mit reduzierter programmierschwellenspannung und betriebsverfahren fuer einen solchen |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16560788A JPH0743954B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0214493A JPH0214493A (ja) | 1990-01-18 |
| JPH0743954B2 true JPH0743954B2 (ja) | 1995-05-15 |
Family
ID=15815574
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16560788A Expired - Lifetime JPH0743954B2 (ja) | 1988-06-30 | 1988-06-30 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH0743954B2 (ja) |
| DE (1) | DE3921014A1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02116096A (ja) * | 1988-10-25 | 1990-04-27 | Nec Corp | 読み出し専用メモリ |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4446536A (en) * | 1982-06-21 | 1984-05-01 | Mcdonnell Douglas Corporation | Complementary metal oxide semiconductors address drive circuit |
| US4618943A (en) * | 1984-01-09 | 1986-10-21 | International Business Machines Corporation | Semiconductor static read/write memory having an additional read-only capability |
| JPH0656720B2 (ja) * | 1985-03-29 | 1994-07-27 | 日本テキサス・インスツルメンツ株式会社 | 半導体記憶装置 |
-
1988
- 1988-06-30 JP JP16560788A patent/JPH0743954B2/ja not_active Expired - Lifetime
-
1989
- 1989-06-27 DE DE19893921014 patent/DE3921014A1/de active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0214493A (ja) | 1990-01-18 |
| DE3921014C2 (ja) | 1992-11-05 |
| DE3921014A1 (de) | 1990-01-04 |
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