JPH02145013A - 高分解能全差動ｃｍｏｓコンパレータ - Google Patents

高分解能全差動ｃｍｏｓコンパレータ

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JPH02145013A
JPH02145013A JP1262825A JP26282589A JPH02145013A JP H02145013 A JPH02145013 A JP H02145013A JP 1262825 A JP1262825 A JP 1262825A JP 26282589 A JP26282589 A JP 26282589A JP H02145013 A JPH02145013 A JP H02145013A
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differential
circuit
amplifier
latch
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Germano Nicollini
ジェルマーノ　ニコリーニ
Pierangelo Confalonieri
ピエランジェロ　コンファロニエリ
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STMicroelectronics SRL
STMicroelectronics lnc USA
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SGS Thomson Microelectronics SRL
SGS Thomson Microelectronics Inc
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、高ゲインの全差動演算増幅器及び出力ラッチ
を利用する高分解能全差動ＣＭＯＳコンパレータに関し
、該コンパレータでは１１訂記高ゲイン演算増幅器の出
力共通モード電圧の必要な制御は専用出力共通モード制
御回路なしに特別に効果的な方法で行われる。
（従来技術とその問題点） コンパレータは、第１図に概略的に示すように、変化す
るシグナルＶｉｎが、−ａにコンパレータのしきい電圧
として参照される固定されたシグナルＶ　ｒｅｆより大
きいか小さいかを「検出」しなければならない。換言す
ると、Ｖｉａ＞Ｖｒｅｆの場合はコンパレータの出力シ
グナルＶｏｕｔは例えばロジック「１」でなければなら
ず、一方Ｖｉｎ＜Ｖｒｅｆの場合には出力シグナルＶｏ
ｕｔはロジック「０」でなければならない。コンパレー
タの分解能の表示はコンパレータが正確に検出できる最
小差（Ｖ　１ｎ−Ｖｒｅｆ）でなければならない。明ら
かに分解能の究極の限界はコンパレータ回路に固有の電
子ノイズにより表されるが、実際の基本的な限界は当業
者に周知なように、約ＩＱｍ　Ｖまでの値を有するコン
パレータのオフセット電圧により決定される。
高分解能（≦１００　μ■）のコンパレータを実現する
ためには、付加的な回路によりオフセットをキャンセル
し低ノイズ入力段により電子ノイズを可能な限り減少さ
せることが必要である。
ＣＭ　ＯＳ　技４ｅＴ：は、コンデンサと集積スイッチ
を形成することは比較的容易であり、オフセ・ノドをキ
ャンセルするための最も頻繁に使用される解決法は、入
力シグナルとしきい電圧との比較フェーズの直前の演算
フェーズの間にキャパシタンス（Ｃ）中にＶｒｅｆより
オフセット電圧（Ｖｏｆ）だけ小さい電圧を貯蔵するこ
とである（第２ａ図）。
この方法では引き続く比較フェーズの間（第２ｂ図）に
、効果的なオフセントのキャンセルが達成される。実際
に、Ｖｉｎ＝Ｖｒｅ４であると、コンパレータの反転（
−）人力ターミナルのＶｘ雷電圧Ｖｏｆに等しく、従っ
てコンパレータの２個の入力ターミナルは同じポテンシ
ャルで、従ってＶｉｎ＞Ｖｒｅｆ　、Ｖｘ＞Ｏであると
コンパレータの出力は一方方向にコミュートし、Ｖｉｎ
＜　Ｖｒｅｆ　、　Ｖ　ｘ　＜Ｏであるとコンパレータ
の出力は逆方向にコミュートする。
この種のコンパレータは、集積スイッチＳＷＩがｆａ）
状態から（ｂ）状態ヘスイッチする際に該集積スイッチ
ＳＷ１によるＣへの電荷の注入に起因する付加的なエラ
ー因子を導入するため、評価されるべきではあるが極端
に高くはない分解能を有している（１９８２年１２月の
ＩＥＥＥジャーナル・オブ・ソリッド・ステート・サー
キット第５Ｃ１７巻第６号「正確な変動サプライＣＭＯ
Ｓコンパレータ」参照）。
高い正確性のコンパレータ用としては、第３ａ図及び第
３ｂ図に示すように、上述のスイ・ンチを有するキャパ
シタンス入力回路によりオフセットをキャンセルし、そ
して反転入力に接続された同じ回路を非反転入ツノに再
現することにより、コンデンサ中へのスイッチによる電
荷注入をキャンセルするかあるいは少なくとも太き（減
少させることが一般的である。この方法によると実際に
、引き続き反転入力上にＱ　ｓｗ＋　Ａ／　ＣＡで与え
られるエラー電圧を生じさせる、コンデンサＣ５中にス
イッチ５ＷＩＡにより注入される電荷Ｑ、、、Ａは、引
き続き非反転入力上にＱｓＷＩｍ／Ｃｍで与えられる類
似するエラー電圧を生じさせる、コンデンサＣ５中にス
イッチ５ＷＩＢにより注入される電荷に等しい１次近似
の関係にあり、従ってコンパレータの人力は共通モード
シフトを受は易いが差動ンフトは受は易くはなく、従っ
てコンパレータは入力間の電圧差にのみ鋭敏で、電荷注
入により生ずるエラーは大きくならない。
極度に高いゲイン要求のため（約１００μＶの入力シグ
ナルでは約１０Ｖの出力シグナルを得なければならない
）、それぞれそのオフセント電圧をキャンセルするため
の個々の回路と続いてターミナルラッチ回路が装着され
たいくつかのカスケード増幅段を利用することによりコ
ンパレータを形成することが一般的である。当業者に周
知であるように、正のフィードバンク回路である最後の
ラッチ段は、増幅段のオープンループゲインの設計を弛
緩させるために使用され、そのための機能は、検出され
なければならない最小入力シグナルを、最後のラッチ回
路のキャンセルされないオフセントのオフセット電圧よ
り絶対値で大きいレベルまで移動させることのみになる
。最悪の場合を考えると、このオフセットは約３０ｍＶ
から４０ｍＶであす、１００μ■の最低の入力シグナル
レベルについてはＱ後のラッチ回路の前の単一の増幅段
又はカスケード増幅段のゲインは約４００が必要である
。
最も簡単な解決法は第４図に示すように、単一の高ゲイ
ン増幅器（例えば約１０００のゲインを有する）、続い
て共通のラッチ回路を使用することであり、ここでは常
に増幅器オフセットの記憶フェーズ（ａｌと、電圧Ｖｒ
ｅｆ　とシグナルＶｉｎとの比較フェーズ（ｂ）がある
。この解決法の主要な問題点は、第４図に示し又ＭＯ３
回路の多くの場合にそうであるように、増幅器が全差動
型であると当業者に周知なように出力共通モード電圧を
安定化させるための専用回路が必要であるという事実で
あり（１９８２年１２月のＩ　ＥＥＥジャーナル・オブ
・ソリッド・ステート・サーキット第５ｃｘ７巻第６号
のｒＰＣＭコード化されたフィルターチップ用の差動Ｎ
ＭＯＳアナログ回路のファミリー」参照）、共通モード
を安定化させるためのこの特別の回路は集積回路の全レ
イアウトに関しては煩雑なものであるが、更にそれは比
較フェーズ（ｂ）の間に増幅器の出力に強い負荷を掛け
、これにより増幅器は入力シグナルに対する応答が比較
的遅くなり、従って増幅器はその出力ターミナルにおい
て比較の結果を生じさせるために比較的長い時間を必要
とする。
他の公知の解決法は、カスケード接続された低いゲイン
（例えば約１０から２０のゲインを有する）の全差動増
幅器を使用することであり、これらの増幅器は安定化コ
ントロールを自動的に行うため出力共通モード安定化回
路を必要としない（１９８５年８月７日のパークレーノ
力ルフォルニア大学工学部電子工学研究室のメモランダ
ム、Ｎｏ、ＵＣＢ／ＥＲＬＭ８５／８６、「１０ビツト
１５ＭＨｚ、Ａ−Ｄコンバータ用の高速高精度コンパレ
ータの設計」参照）。
この既知の解決法の主要な問題点は、第４図に示した４
ｉｉ−の高ゲイン増幅器を使用する前述の解決法と比較
して第５図のブロックダイアグラムから明らかなように
、それぞれにそれぞれのオフセットをキャンセルするた
めのスイッチを有するキャパシタンス入力回路が装着さ
れた少なくとも３種あるいはそれ以上の演算増幅器を必
要とし、従ってそのレイアウトに関して多大な煩雑さが
あるという事実である。
第４図に関して述べた型のコンパレータを形成するため
の電流技術に従って使用される、出力共通モードを安定
化する回路を有する全差動高ゲイン増幅器の典型的な例
が第６図に示されている。
本質的に該全差動筒ゲイン増幅器はいわゆる「折りたた
まれたカスコード」型で実質的にトランジスタＭｌ、Ｍ
２、・・・ＭＩＯ２Ｍｌｌ及びＭ１２から形成されてい
る。当業者には明白であるように、出力共通モード電圧
を制？］ｌする回路は２個の点線の四角Ａ及びＢ（それ
ぞれ出力ＯＵＴ＋及び出力ＯＵＴ−内）に示されている
。該回路は、共通モード電圧又は２個の出力ターミナル
ＯＵＴ＋及びＯＵＴ−の電圧の合計の半分がグラウンド
ポテンシャルと異なっているかを検知し、その結果増幅
器の２個のＭＯＳ）ランジスタＭｌｌ及びＭ１２のゲー
トに介入し、それぞれのバイアス電流を修正し前記２個
の出力の共通モード電圧を回路のグラウンドポテンシャ
ルの近くに回復させる。
対照的に、第５図に示すブロックダイアグラムに従って
形成されるコンパレータの一連のカスケード増幅器を形
成するために使用される全差動低ゲイン増幅器の典型的
な例が第７図に示されている。この場合にも、このよう
な差動増幅器の構造は当業者に周知でありかつ特別の記
述を必要としない。
（発明の目的及び概要） 本発明の主目的は、上述した既知のコンパレータの有す
る欠点を有することがなくかつ狭い面積のレイアウトで
実現化できる改良された高分解能ＣＭＯＳコンパレータ
を提供することである。
該目的は、カスケード接続されたいくつかの比較的低い
ゲインの増幅器よりレイアウトに関する煩雑さが本質的
に少なく、高ゲイン差動増幅器の出力共通モート電圧を
安定化させる特別の回路の使用の必要性を回避しかつそ
の代わりに増幅器の共通モード電圧を効果的にフィード
バックさせるための増幅器の最後のラッチ回路が開発さ
れた、本発明の対象である単一の高ゲイン全差動増幅器
を実質的に使用することにより達成される。更に筒略化
されたレイアウトを有する本発明のコンパレータは、従
来技術と同様に差動増幅器の出力に負荷が掛かっていな
い限り、出力共通モードを安定化する通常の回路のキャ
パシタンスにより、速い応答速度を有している。
本発明の異なった態様及び利点は、本発明の好ましい例
に従って形成されたコンパレータの引き続く詳細な説明
により明らかになるであろう。
（図面の簡単な説明） 第１図は、コンパレータ、及び入力シグナルＶｉｎ及び
Ｖｒｅ４及びコンパレータにより生成される対応する出
力電圧のそれぞれのタイムダイアゲラＪ４を示すもので
あり、 第２ａ図は、オフセットフェーズの記憶の間に、記憶し
、オフセット電圧を差引き、比較する回路が装着された
コンパレータの機能的なダイアグラムであり、 第２ｂ図は、引き続くフェーズの差引き及び比較の間の
第２ａ図のコンパレータの機能的なダイアグラムであり
、 第３ａ図は、オフセント電圧Ｖｏｆフェーズの記憶の間
のものとして示された、オフセット電圧の記憶、差引き
及び比較のための、スイッチを存すルキャハシタンス入
力回路が、コンパレータの両人カターミナルに設置され
たコンパレータの機能的なダイアグラムであり、 第３ｂ図は、オフセット電圧Ｖｏｆの差引き及び比較フ
ェーズ間の第３ａ図のコンパレータの機能的なダイアグ
ラムであり、 第４図は、高ゲイン全差動演算増幅器及び出力ラッチを
使用する従来の第１の解決法に従って形成されたコンパ
レータのブロックダイアグラムであり、 第５図は、全差動像ゲイン演算増幅器及び出力ラッチの
カスケードを使用する従来技術の他の解決法に従って形
成されたコンパレータのブロックダイアグラムであり、 第６図は、第４図に示したコンパレータを形成するため
に使用され、かつ出力共通モード電圧を安定化するため
のスイッチを有するキャパシタンス回路が装着された従
来技術の高ゲイン全差動増幅器の回路ダイアグラムであ
り、 第７図は、第５図に示したコンパレータを形成するため
に使用された従来技術の低ゲイン全差動増幅器の回路ダ
イアグラムであり、 第８図は、本発明に従って形成された高ゲイン全差動増
幅器及びコンパレータの出力ラッチの一例を示す回路ダ
イアグラムである。
第８図に示した回路ダイアグラムでは、オフセントの記
憶／差引き及び比較のためのスイッチを存するキャパシ
タンス入力回路の表示は自発的に省略しである。これは
このような従来技術の回路は本発明の例示に適切ではな
いからである。本発明に従って形成されるコンパレータ
の機能的なブロックダイアグラムは第４図に示した機能
的なブロックダイアグラムに実質的に対応するものと意
図されている。
（好ましい態様の説明） 第８図に示したように、高ゲイン全差動演算増幅器は「
折りたたまれたカスコード」型であり、この名称は共通
ソース及び共通ゲート段のカスケードにより一般に形成
されるＭＯＳ）ランジスクＭ１〜Ｍｌｌにより形成され
る、差動増幅器コンフィギユレーションとして当業者に
認識されている。
出力ラッチは典型的には、クロスカップルされたトラン
ジスタ増幅器１５及び増幅器１６から成り、それぞれの
ゲマト間には第３のトランジスタ（集積されたスイッチ
）Ｍｌｌが接続され、そのゲートは外部リセットターミ
ナル（ＲＥＳＥＴＩ）に接続されている。更に出力ラッ
チ回路には、それぞれソースが共通しかつ全ラッチ回路
のバイアス電流発振器として動作するトランジスタＭ１
２のドレーンに接続された前記ソースを有するトランジ
スタＭ１３及びＭ１４の差動対により形成される入力差
動段が故意に装若されている。図面がら判るように、ラ
ッチ回路の入力差動段の２個の入力トランジスタＭ１３
及びＭ１４のゲートは、それぞれ「折りたたまれたカス
コード」型の高ゲイン増幅器の出力ＯＵＴ−及びＯＵＴ
＋に接続され、ラッチ回路の入力差動段は増幅器により
生成された出力シグナルを、トランジスタＭ１５、Ｍ１
６及びＭｌｌにより形成されるリアルラッチセクション
の２個の入力ノードに導く。好ましくは２個の付加トラ
ンジスタＭ１９及びＭｌＢが、後に詳述するように、ト
ランジスタＭ１３　（Ｍ２Ｓ）及びＭ１４　（Ｍ１６）
のドレーンの負のポテンシャルエクスカーションを捕捉
するために、ラッチのそれぞれの相補トランジスタＭ１
５及びＭ１６に実質的に並列に接続され、これにより正
確な動作条件に差動入力段が維持されるようにしている
。トランジスタＭ２０により構成される他の集積スイッ
チが増幅器の２個の出力ＯＵＴ−及びＯＵＴ十間に接続
されてもよく、トランジスタＭ２０のゲートターミナル
が速度の目的のためにコントロールターミナルＲＥＳＥ
Ｔ２に接続されている。最後に、「折りたたまれたカス
コード」増幅器の出力トランジスタ対ＭＩＯ及びＭｌｌ
のゲートは共通してラッチ回路の入力差動段のノードＲ
に接続され、これにより付加的な共通モードコントロー
ル回路を必要とすることなく高ゲインの「折りたたまれ
たカスコード」増幅器の出力共通モード電圧を制御出来
るラッチ回路の差動入力段を通して直接共通モードフィ
ードバックを実現することが出来る。
（動作） 高ゲインの［折りたたまれたカスコード」演算増幅器の
オフセット電圧フェーズの記憶の間、第４図の機能的な
ブロックダイアグラムに示すように増幅器の出力ＯＵＴ
＋及びＯＵＴ＋はそれぞれ、スイッチ５ＷＩＡにより反
転入力（ＩＮ−）に、又スイッチ５ＷＩＢにより非反転
入力ＣＩＮ＋）に短絡されている。第８図の本発明の例
示回路を参照すると、ゲインを減少させないためスイッ
チＭ２０はオフ（スイッチが開いている）で、平衡条件
にラッチをセットするためにスイッチＭ１７はオン（ス
イッチが閉じている）であり、つまり出力電圧Ｖｏｕｔ
は「０」と「１」のロジックポテンシャルの間の中間ポ
テンシャルを有している。
更に増幅器の出力ＯＵＴ＋及びＯＵＴ−は、ＭＯＳ）ラ
ンジスタＭ１３、Ｍ１４及びＭ１２により形成されるラ
ッチ回路の差動入力段により、設計値に近いポテンシャ
ルレベルにセットされ、演算増幅器の出力ＭＯＳトラン
ジスタ対ＭＩＯ及びＭｌｌのバイアス電圧を修正するた
めに介入し、増幅器の出力ノードＯＵＴ＋及びＯＵＴ−
へ負のフィードバンクを与え、ここでフィードバンクは
当業者にとって明らかなように実質的に共通モードであ
る。
引き続くオフセットの差引き及び比較のフェーズの間、
スイッチ５ＷＩＡ及びＳ　Ｗ　Ｉ　Ｂを開くことにより
出力ＯＵＴ＋及びＯＵＴ＝はそれぞれ入力ＩＮ−及びＩ
Ｎ十と遮断される（第４図参照）。
オフセット成分のないＶｉｎシグナルはコンデンサＣに
より増幅器の入力ＩＮ−にカップルされ、従って増幅器
の出力は逆方向に動（（第４図）。
再度第８図の本発明の例示回路を参照すると、出力ＯＵ
Ｔ＋及びＯＵＴ−の差が小さい限り、ラッチ回路の入力
差動対Ｍ１３及びＭ１４の共ｉＪ１ソース（ノードＲ）
は入力（ＭｌＢ及びＭ１４のゲート）の差動シグナルを
検知せず、従って増幅器の出力共通モードを制御するフ
ィードバックネットワークは差動モードに対して働かな
い。逆に増幅器の出力ＯＵＴ＋及びＯＵＴ−間の差が十
分に大きくなると、ラッチ回路の入力差動対０２個のＭ
ＯＳ）ランジスタＭ１３及びＭ１４の一方がカットオフ
し、従って共通ソースノード（ノードＲ）ポテンシャル
が、電圧が上昇している増幅器の出力が接続されている
ゲートに従い、そして増幅器のトランジスタ対ＭＩＯ及
びＭｌｌを通して、電圧が降下し従って更に速度が上昇
している増幅器の出力の正のフィードバック、及び電圧
が上昇し従っである電圧レベルの上界を捕捉している増
幅器の出力の負のフィードバックが行われる。これが本
発明の例示回路の付加的な利点を表すものであるという
事実が、さもなければ増幅器の出力にポテンシャルの過
度の上昇を許容することになるため、飽和ゾーン外でオ
ンであるラッチのＭｏｓトランジスタをもたらすことが
あることは、強調されるべきである。
出力間の差がラッチ回路のオフセットより確実に高い値
に達したことを確認するために十分な時間の後に、ＲＥ
ＳＥＴＩターミナルによりスイッチを開き（又はトラン
ジスタＭ１７をカントオフする）、ラッチがその機能を
果たすことを許容する。
ラッチは正のフィードバック回路であるため（トランジ
スタＭ１５及びＭ１６が「クロスカップル」されている
）、評価は極度に速い。
それらのソースポテンシャルが、ラッチ回路の入力差動
対のトランジスタＭ１３及びＭ１４を、ラッチが評価を
行っているときにそれらの飽和ゾーン外に導くようにな
るまで降下することを防止する機能のみを、ＭＯＳトラ
ンジスタＭ１８及びＭ１９は有している。
一度評価が終了すると、増幅器及びラッチ回路の両者の
それぞれの平衡状態に向かう回復フェーズ間の速度を増
加させるために、スイッチＭ２０及びＭ１７は閉じる（
つまりトランジスタが導通ずる）一連のフェーズはトラ
ンジスタＭ２０のカットオフ（スイッチが開く）により
終了し、これによりコンパレータがオフセントの記憶、
続いてオフセントの差引き及び比較等の新しいフェーズ
を開始するために再セットされる。
【図面の簡単な説明】
第１図は、コンパレータ、及び入力シグナルＶｉｎ及び
Ｖｒｅｆ及びコンパレータにより生成される対応する出
力電圧のそれぞれのタイムダイアグラム、第２ａ図は、
オフセットフェーズの記憶の間に、記憶し、オフセット
電圧を差引き、比較する回路が装着されたコンパレータ
の機能的なダイアグラム、第２ｂ図は、引き続くフェー
ズの差引き及び比較の間の第２ａ図のコンパレータの機
能的なダイアグラム、第３ａ図は、オフセット電圧Ｖｏ
ｆフェーズの記憶の間のものとして示された、オフセン
ト電圧の記憶、差引き及び比較のための、スイッチを有
するキャパシタンス入力回路が、コンパレータの両人力
ターミナルに設置されたコンパレータの機能的なダイア
グラム、第３ｂ図は、オフセント電圧Ｖｏｆの差引き及
び比較フェーズ間の第３ａ図のコンパレータの機能的な
ダイアグラム、第４図は、高ゲイン全差動演算増幅器、
及び出力ラッチを使用する従来の第１の解決法に従って
形成されたコンパレータのブロックダイアグラム、第５
図は、全差動低ゲイン演算増幅器及び出力ラッチのカス
ケードを使用する従来技術の他の解決法に従って形成さ
れたコンパレータのブロックダイアグラム、第６図は、
第４図に示したコンパレータを形成するために使用され
、かつ出力共通モード電圧を安定化するためのスイッチ
を有するキャパシタンス回路が装着された従来技術の高
ゲイン全差動増幅器の回路ダイアグラム、第７図は、第
５図に示したコンパレータを形成するために使用された
従来技術の低ゲイン全差動増幅器の回路ダイアグラム、
及び第８図は、本発明に従って形成された高ゲイン全差
動増幅器及びコンパレータの出力ラッチの一例を示す回
路ダイアグラムである。 特許出願人　工ソセヂエッセートムソンマイクロエレク
トロニクス ｂ ＦＩＧ、　１ ＦＩＧ、２ａ 」 ＦＩＧ、５

Claims (2)

    【特許請求の範囲】
  1. （１）折りたたまれたカスコードコンフィギュレーショ
    ンを有し、かつ増幅器のオフセット電圧の記憶−差引き
    及び比較のための、スイッチを有するキャパシタンス入
    力回路にそれぞれ接続された２個の入力ターミナルＩＮ
    ＋及びＩＮ−、及びラッチ回路の２個の入力ターミナル
    にそれぞれ機能的に接続された出力ターミナルＯＵＴ＋
    及びＯＵＴ−を有する単一高ゲイン全差動演算増幅器を
    利用し、かつ前記スイッチを有するキャパシタンス入力
    回路の第１の入力ターミナルに供給されるシグナルを、
    前記スイッチを有するキャパシタンス入力回路の第２の
    入力ターミナルに供給される定参照電圧と比較して、前
    記第１の入力ターミナルに供給されるシグナルのレベル
    を示すロジックシグナルを前記ラッチ回路の出力ターミ
    ナルに生成する全差動ＣＭＯＳコンパレータにおいて、
    前記ラッチ回路には、それぞれのソースが共通接続され
    かつ回路のバイアス電流発振器として機能する第３のト
    ランジスタのドレーンに接続された差動トランジスタ対
    により形成される差動入力段が形成され、 該差動入力段は、前記高ゲイン全差動演算増幅器により
    生成される出力シグナルを、少なくとも１対のクロスカ
    ップルされたトランジスタ及び該１対のクロスカップル
    されたトランジスタのゲート間に接続されたリセットス
    イッチにより形成されたラッチの２個の入力ノードに導
    き、 前記高ゲイン演算増幅器の出力共通モード電圧を制御す
    るラッチ回路の前記差動入力段により共通モードフィー
    ドバックを実現する、共通接続され、かつ前記ラッチ回
    路の前記差動入力段の前記差動トランジスタ対の共通接
    続された前記ソースのノードに接続されたそれぞれのゲ
    ートを有する前記全差動折りたたみカスコード演算増幅
    器の１対の出力トランジスタを有することを特徴とする
    全差動ＣＭＯＳコンパレータ。
  2. （２）ラッチのクラスカップルしたトランジスタ対の各
    トランジスタが、それに実質的に並列に接続されたそれ
    ぞれの相補トランジスタを有し、更に前記ラッチの前記
    クラスカップルしたトランジスタのドレーンの負のポテ
    ンシャルイクスカーションを制限するためにグラウンド
    に接続されたゲートを有する請求項１に記載の全差動Ｃ
    ＭＯＳコンパレータ。
JP1262825A 1988-10-06 1989-10-06 高分解能全差動ｃｍｏｓコンパレータ Pending JPH02145013A (ja)

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