JPH02145975A - ピークホールド回路 - Google Patents
ピークホールド回路Info
- Publication number
- JPH02145975A JPH02145975A JP29997788A JP29997788A JPH02145975A JP H02145975 A JPH02145975 A JP H02145975A JP 29997788 A JP29997788 A JP 29997788A JP 29997788 A JP29997788 A JP 29997788A JP H02145975 A JPH02145975 A JP H02145975A
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- JP
- Japan
- Prior art keywords
- signal
- output
- circuit
- peak
- arithmetic circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明はピークホールド回路に関し、特にパルスレーザ
光のようなパルス幅の狭い信号を処理しやすいようにピ
ークホールドする回路に関する。
光のようなパルス幅の狭い信号を処理しやすいようにピ
ークホールドする回路に関する。
［発明が解決しようとする問題点コ
上述した従来のピークホールド回路は、演算回路が期間
回路を有していないためピークホールドする信号と極性
が逆の信号に対しては開放利得となって演算回路の入力
にピークホールドしようとする信号と極性が逆の信号が
あって、それが微少なものであっても演算回路の出力側
には増幅されて、演算回路が抜きかえる最大振幅のピー
クホールドしようとする信号と極性が逆の信号が出力さ
れてくる。このようなピークホールド回路においては、
微少な雑音とピークホールドしようとする信号が重畳さ
れてピークホールド回路に入力された場合、微少な雑音
であっても演算回路の出力側ではピークホールドしよう
とする信号と極性が逆の信号は開放利得で増幅されて出
力され、本来ピークホールドしようとする信号出力に対
し逆方向の信号として働くためピークホールドしようと
する信号が大幅に狂うという欠点があった。
回路を有していないためピークホールドする信号と極性
が逆の信号に対しては開放利得となって演算回路の入力
にピークホールドしようとする信号と極性が逆の信号が
あって、それが微少なものであっても演算回路の出力側
には増幅されて、演算回路が抜きかえる最大振幅のピー
クホールドしようとする信号と極性が逆の信号が出力さ
れてくる。このようなピークホールド回路においては、
微少な雑音とピークホールドしようとする信号が重畳さ
れてピークホールド回路に入力された場合、微少な雑音
であっても演算回路の出力側ではピークホールドしよう
とする信号と極性が逆の信号は開放利得で増幅されて出
力され、本来ピークホールドしようとする信号出力に対
し逆方向の信号として働くためピークホールドしようと
する信号が大幅に狂うという欠点があった。
［問題点を解決するための手段］
本発明の要旨は演算回路と、該演算回路の出力ノードに
接続され、出力ノードに現れる出力信号のピーク値を保
持するピークホールド部と、該ピークホールド部と演算
回路の期間入力ノードとを接続する期間経路とを備えた
ピークホールド回路において、演算回路の出力ノードと
期間入力ノードとの間に上記ピークホールド部で保持さ
れるピーク値と逆極性の出力信号を通過させるダイオー
ドを設けたことである。
接続され、出力ノードに現れる出力信号のピーク値を保
持するピークホールド部と、該ピークホールド部と演算
回路の期間入力ノードとを接続する期間経路とを備えた
ピークホールド回路において、演算回路の出力ノードと
期間入力ノードとの間に上記ピークホールド部で保持さ
れるピーク値と逆極性の出力信号を通過させるダイオー
ドを設けたことである。
［実施例コ
次に本発明の実施例について図面を参照して説明する。
第１図は本発明の一実施例のブロック図、第３図は演算
回路の雑音入力時の出力波形図、第４図は演算回路の雑
音と信号が重畳したときの出力波形図である。
回路の雑音入力時の出力波形図、第４図は演算回路の雑
音と信号が重畳したときの出力波形図である。
第１図に示す本発明の一実施例の構成は、演算回路５と
電界効果トランジスタ６を基本としており第１図の場合
は演算回路の入力１に負のパルス信号が加わったとき演
算回路５て増幅され、演算回路の出力１６に出力されダ
イオード７が働いてコンデンサ１５に充電される。コン
デンサ１５に充電される信号はまた電界効果トランジス
タ６のソース１７に伝達され期間抵抗１２及び１３を通
して演算回路５０期間入力端子に加えられる。演算回路
の入力１に加えられた負のパルス信号が戻ると演算回路
の出力１６には正電圧が現れて、ダイオード７は非動作
となってコンデンサ］５に充電された信号は、コンデン
サ１５と電界効果トランジスタのゲート抵抗１０として
決まる時定数で保持されパルス信号がピークホールドさ
れる。ピークホールドされた信号は電界効果トランジス
タ６のソース１７に接続された２より処理のため取り出
される。
電界効果トランジスタ６を基本としており第１図の場合
は演算回路の入力１に負のパルス信号が加わったとき演
算回路５て増幅され、演算回路の出力１６に出力されダ
イオード７が働いてコンデンサ１５に充電される。コン
デンサ１５に充電される信号はまた電界効果トランジス
タ６のソース１７に伝達され期間抵抗１２及び１３を通
して演算回路５０期間入力端子に加えられる。演算回路
の入力１に加えられた負のパルス信号が戻ると演算回路
の出力１６には正電圧が現れて、ダイオード７は非動作
となってコンデンサ］５に充電された信号は、コンデン
サ１５と電界効果トランジスタのゲート抵抗１０として
決まる時定数で保持されパルス信号がピークホールドさ
れる。ピークホールドされた信号は電界効果トランジス
タ６のソース１７に接続された２より処理のため取り出
される。
本実施例では、ダイオード８及び抵抗１４がさらに付加
されている。ダイオード８はピークホールドする信号の
極性と逆の信号に対し導通となるように接続されており
、従って、上述した逆の信号の出力が演算回路後の出力
Ｉ６に現れるとダイオード８が動作して出力１６と演算
回路後の期間入力側がほとんど「０」に近い期間抵抗で
接続されることにより演算回路５は上述した逆の信号に
対してはほとんど増幅機能を有しない。抵抗１４は電流
制限抵抗であって非常に小さい値であり増幅機能には寄
与しない。本実施例を従来例と比較すると、第２図に示
す従来の回路例ではダイオード８に相当するものがない
ため、上述した逆の信号に対しては演算回路５はほとん
ど開放利得を有することになる。第１図において抵抗１
１は電界効果トランジスタ６の負荷抵抗、抵抗９は演算
回路５に対する保護のための電流制限抵抗である。
されている。ダイオード８はピークホールドする信号の
極性と逆の信号に対し導通となるように接続されており
、従って、上述した逆の信号の出力が演算回路後の出力
Ｉ６に現れるとダイオード８が動作して出力１６と演算
回路後の期間入力側がほとんど「０」に近い期間抵抗で
接続されることにより演算回路５は上述した逆の信号に
対してはほとんど増幅機能を有しない。抵抗１４は電流
制限抵抗であって非常に小さい値であり増幅機能には寄
与しない。本実施例を従来例と比較すると、第２図に示
す従来の回路例ではダイオード８に相当するものがない
ため、上述した逆の信号に対しては演算回路５はほとん
ど開放利得を有することになる。第１図において抵抗１
１は電界効果トランジスタ６の負荷抵抗、抵抗９は演算
回路５に対する保護のための電流制限抵抗である。
演算回路５の出力１６は第３図（ａ）に示すような雑音
が演算回路５の入力１に加わると、従来例では第２図に
示す出力１６′では第３図（ｃ）に示すように負の信号
に対してはほぼ同じように出力されるに対し、正の信号
では開放利得があるため演算回路５′が出力可能なレベ
ルまで増幅される。しかしながら本実施例では、第ａｐ
＜ｂ＞に示すようにダイオード８が導通となるわずか
な電圧Ａ以上は増幅されない。
が演算回路５の入力１に加わると、従来例では第２図に
示す出力１６′では第３図（ｃ）に示すように負の信号
に対してはほぼ同じように出力されるに対し、正の信号
では開放利得があるため演算回路５′が出力可能なレベ
ルまで増幅される。しかしながら本実施例では、第ａｐ
＜ｂ＞に示すようにダイオード８が導通となるわずか
な電圧Ａ以上は増幅されない。
第４図（ａ）も第３図（ａ）と同様な雑音とし、これに
第４図（ｂ）の負の信号が重畳されて演算回路５′の入
力１′にか加わったとすると、第２図に示す従来例の回
路で（よ、第３図（Ｃ）に示すような出力と第４図（ｂ
）に示す信号の出力が重畳されて第４図（ｃ）の様に入
力信号に忠実に従った信号ではないものが演算回路５′
の出力１６′に出力される。これに対して、第１図に示
す一実施例の回路では第３図（ｂ）に示すような出力と
第４図（ｂ）に示す信号出力が重畳されて、第４図（ｄ
）のように入力信号にほぼ忠実にしたがった信号が演算
回路５の出力１６に出力される。
第４図（ｂ）の負の信号が重畳されて演算回路５′の入
力１′にか加わったとすると、第２図に示す従来例の回
路で（よ、第３図（Ｃ）に示すような出力と第４図（ｂ
）に示す信号の出力が重畳されて第４図（ｃ）の様に入
力信号に忠実に従った信号ではないものが演算回路５′
の出力１６′に出力される。これに対して、第１図に示
す一実施例の回路では第３図（ｂ）に示すような出力と
第４図（ｂ）に示す信号出力が重畳されて、第４図（ｄ
）のように入力信号にほぼ忠実にしたがった信号が演算
回路５の出力１６に出力される。
第５図に他の実施例を示す。この実施例は正の信号をピ
ークホールドする回路であり、ダイオード７″及び８′
′の極性を逆にすることにより同様に考えることができ
る。
ークホールドする回路であり、ダイオード７″及び８′
′の極性を逆にすることにより同様に考えることができ
る。
［発明の効果コ
以上説明したことにより本発明によれば演算回路と電界
効果トランジスタを基本的な構成とするピークホールド
回路において、ピークホールド用のダイオードの他にピ
ークホールドする信号の極性と逆の信号に対し演算回路
が増幅機能を持たないよう演算回路の出力側と演算回路
の期間入力側にピークホールドする信号と逆の信号を短
絡するもうひとつのダイオードを付加することにより、
信号に雑音が重畳されていてもほぼ忠実に入力信号をピ
ークホールドする効果がある。
効果トランジスタを基本的な構成とするピークホールド
回路において、ピークホールド用のダイオードの他にピ
ークホールドする信号の極性と逆の信号に対し演算回路
が増幅機能を持たないよう演算回路の出力側と演算回路
の期間入力側にピークホールドする信号と逆の信号を短
絡するもうひとつのダイオードを付加することにより、
信号に雑音が重畳されていてもほぼ忠実に入力信号をピ
ークホールドする効果がある。
第１図は本発明の一実施例のブロック図、第２図は従来
例のブロック図、第３図（ａ）〜（ｃ）は演算回路の雑
音入力時の出力波形図、第４図（ａ）〜（ｄ）は演算回
路の雑音と入力信号が重畳したときの出力波形図、第５
図は本発明の他の実施例のブロック図である。 １．１’、１” ・・・・演算回路５．５’、５”の入
力、 ２．２”、２” ・・・・出力、 ３．３’、３” ４．４’ ４” ・・・回路電源
、５．５’、５” ・・・・・・・・・・・演算回路、
６．６’、６”◆・・・・・電界効果トランジスタ、７
．７’７” ・・・・・ピークホールド用ダイ８、８
” ９、９′ １０、１ １１、１ １０′′ １１″ オード、 逆信号導通用ダイオード、 電流制限抵抗、 ・・ゲート抵抗、 ・・負荷抵抗、 １２．１２’ １２” １３．１３”、１３” ・・・・帰還抵抗、１４．１
４” ・・・・・・・・電流制限抵抗、１δ、１５’、
１５” ・・・・充電用コンデンサ、１６．１６’、１
６” ・・・・演算回路５，５′５″の出力、 １７．１７’ １７゛′・・・・・電界効果トランジスタ６．６′６
ＩＩのソース、
例のブロック図、第３図（ａ）〜（ｃ）は演算回路の雑
音入力時の出力波形図、第４図（ａ）〜（ｄ）は演算回
路の雑音と入力信号が重畳したときの出力波形図、第５
図は本発明の他の実施例のブロック図である。 １．１’、１” ・・・・演算回路５．５’、５”の入
力、 ２．２”、２” ・・・・出力、 ３．３’、３” ４．４’ ４” ・・・回路電源
、５．５’、５” ・・・・・・・・・・・演算回路、
６．６’、６”◆・・・・・電界効果トランジスタ、７
．７’７” ・・・・・ピークホールド用ダイ８、８
” ９、９′ １０、１ １１、１ １０′′ １１″ オード、 逆信号導通用ダイオード、 電流制限抵抗、 ・・ゲート抵抗、 ・・負荷抵抗、 １２．１２’ １２” １３．１３”、１３” ・・・・帰還抵抗、１４．１
４” ・・・・・・・・電流制限抵抗、１δ、１５’、
１５” ・・・・充電用コンデンサ、１６．１６’、１
６” ・・・・演算回路５，５′５″の出力、 １７．１７’ １７゛′・・・・・電界効果トランジスタ６．６′６
ＩＩのソース、
Claims (1)
- 演算回路と、該演算回路の出力ノードに接続され、出
力ノードに現れる出力信号のピーク値を保持するピーク
ホールド部と、該ピークホールド部と演算回路の期間入
力ノードとを接続する期間経路とを備えたピークホール
ド回路において、演算回路の出力ノードと期間入力ノー
ドとの間に上記ピークホールド部で保持されるピーク値
と逆極性の出力信号を通過させるダイオードを設けたこ
とを特徴とするピークホールド回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29997788A JPH02145975A (ja) | 1988-11-28 | 1988-11-28 | ピークホールド回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29997788A JPH02145975A (ja) | 1988-11-28 | 1988-11-28 | ピークホールド回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02145975A true JPH02145975A (ja) | 1990-06-05 |
Family
ID=17879260
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29997788A Pending JPH02145975A (ja) | 1988-11-28 | 1988-11-28 | ピークホールド回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02145975A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103575962A (zh) * | 2013-11-07 | 2014-02-12 | 苏州爱科博瑞电源技术有限责任公司 | 无源峰值跟随电路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52150079A (en) * | 1976-06-08 | 1977-12-13 | Mitsubishi Electric Corp | Peak value detection circuit |
-
1988
- 1988-11-28 JP JP29997788A patent/JPH02145975A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52150079A (en) * | 1976-06-08 | 1977-12-13 | Mitsubishi Electric Corp | Peak value detection circuit |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN103575962A (zh) * | 2013-11-07 | 2014-02-12 | 苏州爱科博瑞电源技术有限责任公司 | 无源峰值跟随电路 |
| CN103575962B (zh) * | 2013-11-07 | 2016-03-02 | 苏州爱科博瑞电源技术有限责任公司 | 无源峰值跟随电路 |
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