JPH02146196A - 半導体メモリ装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野コ 本発明は半導体メモリ装置に関し、特にメモリ装置の冗
長回路に関する。

［従来の技術］ 半導体メモリ装置の高密度化に伴って歩留り向上のため
冗長回路を有する半導体メモリ装置が増加している。通
常冗長回路を用いた半導体メモリ装置では冗長回路に置
き換えられたアドレスのメモリセルの特性を別途試験す
る必要性があるため１つ１つの半導体メモリ装置につい
てどのアドレスが冗長回路に置き換えられたかを知る必
要がある。従来のこの置換されたアドレスを調べる方法
について第４図、第５図に基づき説明する。第４図にお
いて入力されたアドレスＮ１が置換アドレスであるとア
ドレス判定回路１は置換信号Ｎ２を高電位高レベルとし
て冗長回路３を動作させる。

一方置換信号は低電位低レベル→高レベルへ遷移するこ
とにより容量Ｃ１４を介してＭＯＳ）ランジスタＱ３４
のゲート電位を電源電位ｖｃｃ−ｖＴ　（Ｑ４のしきい
値）から７０６以上の電位へ押し上げる。この時外部端
子Ｎ４に十分高い電圧ＶＣＣ＋２ＶＴ　（Ｑ１４．Ｑ２
４のしきい値の和）以上を与えておくと、外部端子から
電源に対して電流が流れる。これに対してアドレスＮ１
が置換アドレスでないと置換信号Ｎ２が低レベルでＱ３
４がオフしており電流は流れない。すなわち、置換アド
レスを検出するにはアドレスを次々と変化させ、その都
度外部端子と電源の間の電流を測定すればよい。

また第５図に示すように電源と接地電位の間に置換信号
Ｎ２をゲート人力とするスイッチング素子Ｑ３５を入れ
ることで電源、接地間の電流の増加により置換アドレス
の検出が可能である。

［発明が解決しようとする問題点］ 上述した従来のテスト方法では置換の有無を電流測定を
行って判断している。一般に、半導体メモリ装置の試験
装置による電流測定には時間が係る場合が多く、測定す
べきアドレスが多数ある場合には他の試験項目に比して
置換の有無の試験が長くなるという欠点がある。

例として１つのアドレスに対する電流測定には約１０ミ
リ秒程度の時間が必要であり、２１８のアドレスについ
て測定すると約１０秒もかかつてしまう。

［発明の従来技術に対する相違点］ 上述したテスト方法では電流値の変化により内部回路の
状態の検出を行っているのに対し、本発明は半導体メモ
リ装置の本来の機能である書込、読出の機能を用いて内
部回路の状態を検出するという独創的内容を有する。

［問題点を解決するための手段］ 本発明の要旨は外部アドレス信号によりアクセスされる
メモリセルアレイと、該メモリセルアレイの不良部分と
置換される冗長回路と、上記アドレス信号が不良部分を
指定しているとき冗長回路を活性化させるアドレス判定
回路と、メモリセルアレイまたは冗長回路と出力端子と
の間に介在しデータを転送するデータ回路とを有し、通
常モードとテストモードとて機能する半導体メモリ装置
指定していると判定したときにはデータ回路から出力端
子に供給されるデータを所定の論理レベルに固定する制
御回路を有することである。

［実施例コ 次に本発明について図面を参照して説明する。

第１図は本発明の第一実施例のブロック図である。１は
アドレスＮ１を入力とし、置換アドレスであれば置換信
号Ｎ２を高レベルとする判定回路、４はメモリセルアレ
イ、３は不良のあるメモリセルを置換する冗長回路、５
１．６１は出力回路及び入力回路、２１は置換信号によ
り入力回路または出力回路を制御する制御回路である。

通常動作時においては制御信号Ｎ６により制御回路２１
は動作せず、書込、読出は正常に行われる。置換アドレ
ス検出テストモード時には、制御信号Ｎ６により制御回
路２１は動作状態となり置換信号Ｎ２が高レベルの時は
入力回路６１または出力回路５１を制御する。入力回路
６１または出力回路５１を制御することにより、書込デ
ータの０または１にかかわらず置換アドレスに対応して
出力が固定した値（例えば置換アドレスに対応する出力
が常に０）となる。

第２図は第１実施例の具体的な制御回路である。

２３はアンド（ＡＮＤ）ゲートであり、制御信号Ｎ６が
高レベルでかつ置換信号Ｎ２が高レベルならば、メモリ
セルの値によらず外部データ出力は常に一定の値（出力
回路への入力と外部出力の極性が同じであれば０）とな
る。すなわち外部データ入力を１として必要なアドレス
に通常の書込動作を行い、その後制御信号Ｎ６を高レベ
ルとして読出しを行ったときＯ出力をするアドレスが置
換アドレスと判定できる。

第３図は第２実施例の制御回路を具体的に示したブロッ
ク図である。２２はアンド（ＡＮＤ）ゲートであり、制
御信号Ｎ６が高レベルでかつ、置換信号Ｎ２が高レベル
ならば外部入力が如何なる値であっても低レベルとなり
、Ｎ３２の書込線によってその値がメモリセルに書き込
まれる。その後同じメモリセルを読出す場合は通常に読
出す。

置換アドレスを検出するには制御信号Ｎ６を高レベルと
し、外部データ入力をすべて１とし必要なアドレスに書
込みを行う。その後同じアドレスを読出したときに０を
出力したアドレスが置換アドレスと判定できる。第１実
施例と較べ、出力制御を行わないためアクセスタイムを
遅らせない利点がある。

第６図は第３実施例を示すブロック図である。

第１及び第２実施例では書込みを行ったあと読出を必要
としたが、この実施例では読出動作だけで置換アドレス
の検出が可能である。図中の８は半導体メモリ装置で一
般に出力回路として用いられる回路であるが、それぞれ
のトランジスタＱ６１゜Ｑ６２のゲートを低レベルとす
ることで出力なハイインピーダンスとすることができる
。制御信号Ｎ６が低レベルであれば読出は正常に行われ
、制御信号Ｎ６、置換信号Ｎ２共に高レベルの時、すな
わち、アドレスが置換アドレスの場合のみ出力がハイイ
ンピーダンスとなるため、より短い時間で判定できる。

［発明の効果コ 以上説明したように本発明は書込データまたは外部出力
端子への出力を制御することにより、テスト時間を大幅
に短縮できる効果がある。またこの実施例では内部テス
ト回路として置換アドレスの判定回路を例として説明し
たが他の内部回路状態検出でも同様にアドレスに依存す
る内容であれば全く同じ効果が得られることは上述の説
明で明らかである。また出力回路、入力回路、制御回路
も上述の記載内容に限定されるものではない。

【図面の簡単な説明】

第１図は本発明の第１実施例を示すブロック図、第２図
は第１実施例中の制御回路を示すブロック図、第３図は
第２実施例のブロック図、第４図は従来例を示すブロッ
ク図、第５図は従来例を示す回路図、第６図は第３実施
例のブロック図である。 １　・　・　・　・　・ ２１、　２２゜ ３・・番・・ ４　・　・　・　・　・ ５１　・　・　・　・ ６１　・　・　−・ ８　・　・　・　・　・ Ｎ１　・　・　・　・ Ｎ２　φ　・　・　・ Ｎ３　・　・　・　φ Ｎ３２　　・　・　・ Ｎ３２′　◆　・ Ｎ６　・　・　・　・ ドレス判定回路、 ・・・・制御回路、 冗長回路、 メモリセルアレイ、 出力回路、 入力回路、 出力回路の例、 アドレス、 置換信号、 入出力線、 入力線、 出力線、 制御信号、 Ｑ１５．　　Ｑ２５．　　Ｑ３δ。 Ｑ６１．Ｑ６２・・・・・・・・Ｎｃｈ型ＭＯＳトラン
ジスタ、 ＣＩ４・・・・・・・・・・・・容量。

Claims (1)

1. 【特許請求の範囲】 外部アドレス信号によりアクセスされるメモリセルアレ
   イと、 該メモリセルアレイの不良部分と置換される冗長回路と
   、上記アドレス信号が不良部分を指定しているとき冗長
   回路を活性化させるアドレス判定回路と、メモリセルア
   レイまたは冗長回路と出力端子との間に介在しデータを
   転送するデータ回路とを有し、通常モードとテストモー
   ドとで機能する半導体メモリ装置において、 テストモード時に活性化され、アドレス判定回路が上記
   冗長回路に置換された不良部分を指定していると判定し
   たときにはデータ回路から出力端子に供給されるデータ
   を所定の論理レベルに固定する制御回路を有することを
   特徴とする半導体メモリ装置。