JPS6223902B2 - - Google Patents
Info
- Publication number
- JPS6223902B2 JPS6223902B2 JP55141331A JP14133180A JPS6223902B2 JP S6223902 B2 JPS6223902 B2 JP S6223902B2 JP 55141331 A JP55141331 A JP 55141331A JP 14133180 A JP14133180 A JP 14133180A JP S6223902 B2 JPS6223902 B2 JP S6223902B2
- Authority
- JP
- Japan
- Prior art keywords
- generation circuit
- bit
- circuit
- parity
- error correction
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1076—Parity data used in redundant arrays of independent storages, e.g. in RAID systems
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F11/00—Error detection; Error correction; Monitoring
- G06F11/07—Responding to the occurrence of a fault, e.g. fault tolerance
- G06F11/08—Error detection or correction by redundancy in data representation, e.g. by using checking codes
- G06F11/10—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's
- G06F11/1008—Adding special bits or symbols to the coded information, e.g. parity check, casting out 9's or 11's in individual solid state devices
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Quality & Reliability (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Description
【発明の詳細な説明】
本発明は誤り訂正機能を有するメモリ回路に関
する。
する。
一般に、情報処理装置等に使用される記憶装置
の信頼性を向上させるため、誤り訂正符号を用い
る場合がある。このような場合、部分書込み動作
時にはいつたんメモリアレイやコア等の記憶部か
ら記憶内容を読み出して該読出し記憶内容の誤り
を検出し、もし訂正可能な誤りが検査されるとそ
の誤りを訂正し、さらに該訂正済み読出し記憶内
容と外部書込みデータとから新たに誤り訂正符号
を発生して記憶本体に書き込むため、動作時間が
長くなるという欠点がある。
の信頼性を向上させるため、誤り訂正符号を用い
る場合がある。このような場合、部分書込み動作
時にはいつたんメモリアレイやコア等の記憶部か
ら記憶内容を読み出して該読出し記憶内容の誤り
を検出し、もし訂正可能な誤りが検査されるとそ
の誤りを訂正し、さらに該訂正済み読出し記憶内
容と外部書込みデータとから新たに誤り訂正符号
を発生して記憶本体に書き込むため、動作時間が
長くなるという欠点がある。
この欠点を除去するため、誤り訂正符号の発生
と誤り訂正とを並行して行う手法が知られてい
る。
と誤り訂正とを並行して行う手法が知られてい
る。
従来のこの種のメモリ回路の１つに、ｘ×（ｙ
＋ｚ）のマトリクス構成により（ｘ＋ｙ）ビツト
の情報ビツトセルおよび（ｘ×ｙ）ビツトの検査
ビツトセルから成りＸアドレス指定によりｙビツ
トの情報ビツトセルと該情報ビツトに対するｚビ
ツトの検査ビツトセルがアクセスされるメモリア
レイと、読出し動作時には前記メモリアレイから
のｙビツトの情報ビツトを出力し書込み動作時に
は前記メモリアレイからの情報ビツトのうちのＹ
アドレス指定されるｙ／ｋ（ｋは正の整数）ビツ
トを外部書込みデータに置換して出力するデータ
選択回路と、該データ選択回路の出力に対してパ
リテイ発生マトリクスに則り誤り訂正符号のうち
の検査ビツトを発生する誤り訂正符号発生回路
と、前記メモリアレイからの情報ビツトに対して
前記パリテイ発生マトリクスに則り検査ビツトを
発生させ該検査ビツトおよび前記メモリアレイか
らの検査ビツトからシンドロームを発生させるシ
ンドローム発生回路と、前記メモリアレイからの
情報ビツトおよび誤り訂正符号発生回路の出力に
誤りがあればそれぞれ前記シンドローム発生回路
出力のデコード出力および前記シンドロームによ
り誤りビツトを訂正する誤り訂正回路とを含んで
構成されたものがある。
＋ｚ）のマトリクス構成により（ｘ＋ｙ）ビツト
の情報ビツトセルおよび（ｘ×ｙ）ビツトの検査
ビツトセルから成りＸアドレス指定によりｙビツ
トの情報ビツトセルと該情報ビツトに対するｚビ
ツトの検査ビツトセルがアクセスされるメモリア
レイと、読出し動作時には前記メモリアレイから
のｙビツトの情報ビツトを出力し書込み動作時に
は前記メモリアレイからの情報ビツトのうちのＹ
アドレス指定されるｙ／ｋ（ｋは正の整数）ビツ
トを外部書込みデータに置換して出力するデータ
選択回路と、該データ選択回路の出力に対してパ
リテイ発生マトリクスに則り誤り訂正符号のうち
の検査ビツトを発生する誤り訂正符号発生回路
と、前記メモリアレイからの情報ビツトに対して
前記パリテイ発生マトリクスに則り検査ビツトを
発生させ該検査ビツトおよび前記メモリアレイか
らの検査ビツトからシンドロームを発生させるシ
ンドローム発生回路と、前記メモリアレイからの
情報ビツトおよび誤り訂正符号発生回路の出力に
誤りがあればそれぞれ前記シンドローム発生回路
出力のデコード出力および前記シンドロームによ
り誤りビツトを訂正する誤り訂正回路とを含んで
構成されたものがある。
このような従来構成では、検査ビツトをパリテ
イ発生マトリクスに則り発生させる回路が誤り訂
正符号発生回路とシンドローム発生回路とに重複
して含まれるがその対象は両者共にｙビツトのデ
ータに対して構成されているため、回路数が多く
なるという欠点がある。
イ発生マトリクスに則り発生させる回路が誤り訂
正符号発生回路とシンドローム発生回路とに重複
して含まれるがその対象は両者共にｙビツトのデ
ータに対して構成されているため、回路数が多く
なるという欠点がある。
本発明の目的は高速かつ回路数がより少ない誤
り訂正機能を有するメモリ回路を提供することに
ある。
り訂正機能を有するメモリ回路を提供することに
ある。
近年の高集積化技術のめざましい進展に伴いメ
モリチツプのメモリ集積度は飛躍的な向上をしつ
つあり、メモリチツプに誤り訂正符号発生回路お
よび誤り訂正回路を内蔵させる提案があるが、本
発明はこのような構成に特に有効である。
モリチツプのメモリ集積度は飛躍的な向上をしつ
つあり、メモリチツプに誤り訂正符号発生回路お
よび誤り訂正回路を内蔵させる提案があるが、本
発明はこのような構成に特に有効である。
本発明の誤り訂正を行うメモリ回路は、ｘ×
（ｙ＋ｚ）のマトリクス構成により（ｘ×ｙ）ビ
ツトの情報ビツトセルおよび（ｘ×ｙ）ビツトの
検査ビツトセルから成りＸアドレス指定によりｙ
ビツトの情報ビツトセルと該情報ビツトに対する
ｚビツトの検査ビツトセルが読み書きされるメモ
リアレイと、外部書込みデータの幅だけのパリテ
イ発生マトリクスを備えＹアドレス指定によつて
外部から与えられるｙ／ｋビツトの前記外部書込
みデータに対する部分パリテイを発生する第１パ
リテイ発生回路と、前記メモリアレイからの情報
ビツトに対しｋ個のｙ｜ｋビツトに対する部分パ
リテイを前記パリテイ発生マトリクスに則り発生
する第２パリテイ発生回路と、読出し動作時には
前記第２パリテイ発生回路また前記第１パリテイ
発生回路出力および前記第２パリテイ発生回路出
力とから誤り訂正符号のうちの検査ビツトを発生
する誤り訂正符号発生回路と、前記メモリアレイ
からの検査ビツトおよび前記第２パリテイ発生回
路出力とからシンドロームを発生するシンドロー
ム発生回路と、前記メモリアレイからの情報ビツ
トおよび前記誤り訂正符号発生回路の出力を前記
シンドロームに基き訂正する誤り訂正回路とを含
んで構成される。
（ｙ＋ｚ）のマトリクス構成により（ｘ×ｙ）ビ
ツトの情報ビツトセルおよび（ｘ×ｙ）ビツトの
検査ビツトセルから成りＸアドレス指定によりｙ
ビツトの情報ビツトセルと該情報ビツトに対する
ｚビツトの検査ビツトセルが読み書きされるメモ
リアレイと、外部書込みデータの幅だけのパリテ
イ発生マトリクスを備えＹアドレス指定によつて
外部から与えられるｙ／ｋビツトの前記外部書込
みデータに対する部分パリテイを発生する第１パ
リテイ発生回路と、前記メモリアレイからの情報
ビツトに対しｋ個のｙ｜ｋビツトに対する部分パ
リテイを前記パリテイ発生マトリクスに則り発生
する第２パリテイ発生回路と、読出し動作時には
前記第２パリテイ発生回路また前記第１パリテイ
発生回路出力および前記第２パリテイ発生回路出
力とから誤り訂正符号のうちの検査ビツトを発生
する誤り訂正符号発生回路と、前記メモリアレイ
からの検査ビツトおよび前記第２パリテイ発生回
路出力とからシンドロームを発生するシンドロー
ム発生回路と、前記メモリアレイからの情報ビツ
トおよび前記誤り訂正符号発生回路の出力を前記
シンドロームに基き訂正する誤り訂正回路とを含
んで構成される。
次に、本発明の実施例について図面を参照して
詳細に説明する。
詳細に説明する。
本発明の一実施例を示す第１図において、メモ
リアレイ１は16×（16＋６）のXYマトリクス構成
により（16×16）ビツトの情報ビツトセルおよび
（16×６）ビツトの検査ビツトセルから成つてい
る。１′はメモリアレイ１のうちの情報ビツトセ
ル群を、１″はメモリアレイ１のうちの検査ビツ
トセル群をそれぞれ示す。Ｘアドレス指定によつ
て16ビツトの情報ビツトが情報ビツトセル群１′
から、６ビツトの検査ビツトが検査ビツトセル群
１″からそれぞれ読み出される。６ビツトの検査
ビツトは16ビツトの情報ビツトに対するSEC−
DED（シングル エラー コレクテイング−ダ
ブル エラー デデイクテイング（single error
correcting−double error detecting））のための
ものである。
リアレイ１は16×（16＋６）のXYマトリクス構成
により（16×16）ビツトの情報ビツトセルおよび
（16×６）ビツトの検査ビツトセルから成つてい
る。１′はメモリアレイ１のうちの情報ビツトセ
ル群を、１″はメモリアレイ１のうちの検査ビツ
トセル群をそれぞれ示す。Ｘアドレス指定によつ
て16ビツトの情報ビツトが情報ビツトセル群１′
から、６ビツトの検査ビツトが検査ビツトセル群
１″からそれぞれ読み出される。６ビツトの検査
ビツトは16ビツトの情報ビツトに対するSEC−
DED（シングル エラー コレクテイング−ダ
ブル エラー デデイクテイング（single error
correcting−double error detecting））のための
ものである。
制御回路１１は読み書き指定信号ａおよびアド
レス信号ｂを外部から受けとると、メモリアレイ
１に読み書き制御信号a′およびＸアドレス信号
b′を、データ選択回路２、第１パリテイ発生回路
３、誤り訂正符号発生回路５、およびアドレスチ
エツク回路１０に書込みアドレス信号a″を、また
外部読出しデータ選択回路１２に読出しアドレス
信号a″をそれぞれ出力する。書込みアドレス信号
a″は読み書き指定信号ａと、アドレス信号ｂのう
ちのＹアドレス信号との論理積であり、書込み動
作時にＹアドレス信号となる。
レス信号ｂを外部から受けとると、メモリアレイ
１に読み書き制御信号a′およびＸアドレス信号
b′を、データ選択回路２、第１パリテイ発生回路
３、誤り訂正符号発生回路５、およびアドレスチ
エツク回路１０に書込みアドレス信号a″を、また
外部読出しデータ選択回路１２に読出しアドレス
信号a″をそれぞれ出力する。書込みアドレス信号
a″は読み書き指定信号ａと、アドレス信号ｂのう
ちのＹアドレス信号との論理積であり、書込み動
作時にＹアドレス信号となる。
先ず読み書き指定信号ａが読出し動作指定の場
合には、書込みアドレス信号a″は否定となり、メ
モリアレイ１からデータ選択回路２に読み出され
るｙビツトの情報ビツトｄはそのままデータ出力
ｉとなつて誤り訂正回路７に入力される。
合には、書込みアドレス信号a″は否定となり、メ
モリアレイ１からデータ選択回路２に読み出され
るｙビツトの情報ビツトｄはそのままデータ出力
ｉとなつて誤り訂正回路７に入力される。
一方、メモリアレイ１から第２パリテイ発生回
路４に読み出されるｙビツトの情報ビツトｄは、
例えば第３図Ａ，Ｂ，ＣおよびＤに示すような一
般のパリテイ発生マトリクスに則り、バイト単位
に読出し部分パリテイ信号ｅを発生し、誤り訂正
符号発生回路５およびシンドローム発生回路６に
出力する。部分パリテイ信号ｅからは第３図Ｅに
示す一般のパリテイ発生マトリクスに則つて検査
ビツトを発生させることができるため、部分パリ
テイ信号ｅは、第４図に示すような一般のパリテ
イ発生マトリクスに則つて情報ビツトｄから検査
ビツトＣ０〜Ｃ５を発生させるプロセスの中間出
力ということが云える。情報ビツトｄと部分パリ
テイ信号ｅは第３図および第４図においてそれぞ
れバイト単位にＤ００〜Ｄ０３，Ｄ１０〜Ｄ１
３，Ｄ２０〜Ｄ２３，Ｄ３０〜Ｄ３３とＥ００〜
Ｅ０５，Ｅ１０〜Ｅ１５，Ｅ２０〜Ｅ２５，Ｅ３
０〜Ｅ３５に分解されて示されている。なお、こ
こで使用しているバイトとは、８ビツト単位の情
報ビツトに限定されないで、Ｙアドレスにより選
択される単位であつて、例えば第３図、第４図の
パリテイ発生でマトリクスを用いて本発明の実施
例では４ビツト単位である。
路４に読み出されるｙビツトの情報ビツトｄは、
例えば第３図Ａ，Ｂ，ＣおよびＤに示すような一
般のパリテイ発生マトリクスに則り、バイト単位
に読出し部分パリテイ信号ｅを発生し、誤り訂正
符号発生回路５およびシンドローム発生回路６に
出力する。部分パリテイ信号ｅからは第３図Ｅに
示す一般のパリテイ発生マトリクスに則つて検査
ビツトを発生させることができるため、部分パリ
テイ信号ｅは、第４図に示すような一般のパリテ
イ発生マトリクスに則つて情報ビツトｄから検査
ビツトＣ０〜Ｃ５を発生させるプロセスの中間出
力ということが云える。情報ビツトｄと部分パリ
テイ信号ｅは第３図および第４図においてそれぞ
れバイト単位にＤ００〜Ｄ０３，Ｄ１０〜Ｄ１
３，Ｄ２０〜Ｄ２３，Ｄ３０〜Ｄ３３とＥ００〜
Ｅ０５，Ｅ１０〜Ｅ１５，Ｅ２０〜Ｅ２５，Ｅ３
０〜Ｅ３５に分解されて示されている。なお、こ
こで使用しているバイトとは、８ビツト単位の情
報ビツトに限定されないで、Ｙアドレスにより選
択される単位であつて、例えば第３図、第４図の
パリテイ発生でマトリクスを用いて本発明の実施
例では４ビツト単位である。
シンドローム発生回路６に入力された部分パリ
テイ信号ｅは、第３図、第４図に示すパリテイ発
生マトリクスに則り検査ビツトＣ０〜Ｃ５を発生
し、メモリアレイ１から読み出される６ビツトの
検査ビツトｃとからシンドローム発生回路６にお
いて一般のシンドローム発生方法によりシンドロ
ームｇを発生してデコード回路９および誤り訂正
回路８に出力する。
テイ信号ｅは、第３図、第４図に示すパリテイ発
生マトリクスに則り検査ビツトＣ０〜Ｃ５を発生
し、メモリアレイ１から読み出される６ビツトの
検査ビツトｃとからシンドローム発生回路６にお
いて一般のシンドローム発生方法によりシンドロ
ームｇを発生してデコード回路９および誤り訂正
回路８に出力する。
今、書込みアドレス信号a″は否定であるため、
誤り訂正符号発生回路５は第１パリテイ発生回路
３の出力は受けつけず、第２パリテイ発生回路４
から入力される部分パリテイｅから例えば第３
図、第４図に示すような一般のパリテイ発生マト
リクスにより誤り訂正符号のうちの検査ビツトｊ
を発生して誤り訂正回路８に出力する。
誤り訂正符号発生回路５は第１パリテイ発生回路
３の出力は受けつけず、第２パリテイ発生回路４
から入力される部分パリテイｅから例えば第３
図、第４図に示すような一般のパリテイ発生マト
リクスにより誤り訂正符号のうちの検査ビツトｊ
を発生して誤り訂正回路８に出力する。
誤り訂正回路８においては、シンドロームｇに
よつて指摘される検査ビツトｊの１ビツト誤りが
訂正されて再書込み検査ビツトｍをメモリアレイ
１に出力し、誤り訂正回路７においては、デコー
ド出力ｈによつて指摘されるデータ出力ｉのビツ
ト誤りが訂正されて再書込み情報ビツトｌをメモ
リアレイ１と外部読出しデータ選択回路１２に出
力する。検査ビツトｊに１ビツト誤りがなくとも
情報ビツトｌに１ビツト誤りがある場合には、第
４図のパリテイ発生マトリクスに示すように、該
誤り情報ビツトを生成要素とする検査ビツトも誤
り訂正回路８において訂正される。デコード出力
ｈはアドレスチエツク回路１０に入力されるので
あるが、書込み指定信号a″が否定であるので、該
回路からそのまま誤り位置指定信号ｋとなつて出
力されるのである。
よつて指摘される検査ビツトｊの１ビツト誤りが
訂正されて再書込み検査ビツトｍをメモリアレイ
１に出力し、誤り訂正回路７においては、デコー
ド出力ｈによつて指摘されるデータ出力ｉのビツ
ト誤りが訂正されて再書込み情報ビツトｌをメモ
リアレイ１と外部読出しデータ選択回路１２に出
力する。検査ビツトｊに１ビツト誤りがなくとも
情報ビツトｌに１ビツト誤りがある場合には、第
４図のパリテイ発生マトリクスに示すように、該
誤り情報ビツトを生成要素とする検査ビツトも誤
り訂正回路８において訂正される。デコード出力
ｈはアドレスチエツク回路１０に入力されるので
あるが、書込み指定信号a″が否定であるので、該
回路からそのまま誤り位置指定信号ｋとなつて出
力されるのである。
メモリアレイ１に出力された再書込み情報ビツ
トｌは情報ビツトセル群１′に、再書込み検査ビ
ツトｍは検査ビツトセル群１″にそれぞれ再書込
みされる。
トｌは情報ビツトセル群１′に、再書込み検査ビ
ツトｍは検査ビツトセル群１″にそれぞれ再書込
みされる。
また、外部読出しデータ選択回路１２に入力さ
れた再書き込み情報ビツトｌは、読出しアドレス
信号a″によつて選択されたバイトであるｙ／ｋビ
ツトだけが外部読出しデータｏとなつて外部に読
み出されていく。読出しアドレス信号ａは読み
書き指定信号ａの論理否定と、アドレス信号ｂの
うちのＹアドレス信号との論理積であり、読出し
動作時にＹアドレス信号となる。
れた再書き込み情報ビツトｌは、読出しアドレス
信号a″によつて選択されたバイトであるｙ／ｋビ
ツトだけが外部読出しデータｏとなつて外部に読
み出されていく。読出しアドレス信号ａは読み
書き指定信号ａの論理否定と、アドレス信号ｂの
うちのＹアドレス信号との論理積であり、読出し
動作時にＹアドレス信号となる。
次に、読書き指定信号ａが書込み動作指定の場
合について説明する。基本的な動作の流れは読出
し指定時と同じであるが、この場合には、書込み
アドレス信号a″はＹアドレス信号となり、データ
選択回路２においてメモリアレイ１からの情報ビ
ツトｄのうち、書込みアドレス信号a″によつて指
定されるバイトであるｙ／ｋビツトは該外部書込
みデータｎで置換されてデータ出力ｉとなる。
合について説明する。基本的な動作の流れは読出
し指定時と同じであるが、この場合には、書込み
アドレス信号a″はＹアドレス信号となり、データ
選択回路２においてメモリアレイ１からの情報ビ
ツトｄのうち、書込みアドレス信号a″によつて指
定されるバイトであるｙ／ｋビツトは該外部書込
みデータｎで置換されてデータ出力ｉとなる。
また、第１パリテイ発生回路３が機能して外部
書込みデータｎから、該当するバイトにしたがつ
て第３図Ａ，Ｂ，ＣおよびＤに示すパリテイ発生
マトリクスに則り、書込み部分パリテイ信号ｆを
誤り訂正符号発生回路５に出力する。ここで、第
３図Ａ，Ｂ，ＣおよびＤにおいて示されたバイタ
対応の各パリテイ発生パターンを比較すると、そ
れらは順次一行ずつずれた同一パターンであるこ
とがわかる。この点に着目して、第１パリテイ発
生回路３は外部書込みデータｎのビツト幅（１バ
イト）分だけのパリテイ発生パターンを具備し、
これを書込みアドレス信号a″に応答して行を変え
て生成するように構成されている。誤り訂正符号
発生回路５においては、第２パリテイ発生回路か
ら入力される部分パリテイ信号ｅのうち、書込み
アドレス信号a″によつて指定されるバイトの部分
パリテイ信号ｅが書込み部分パリテイ信号ｆに置
換されて、検査ビツトｊが誤り訂正回路８に出力
される。
書込みデータｎから、該当するバイトにしたがつ
て第３図Ａ，Ｂ，ＣおよびＤに示すパリテイ発生
マトリクスに則り、書込み部分パリテイ信号ｆを
誤り訂正符号発生回路５に出力する。ここで、第
３図Ａ，Ｂ，ＣおよびＤにおいて示されたバイタ
対応の各パリテイ発生パターンを比較すると、そ
れらは順次一行ずつずれた同一パターンであるこ
とがわかる。この点に着目して、第１パリテイ発
生回路３は外部書込みデータｎのビツト幅（１バ
イト）分だけのパリテイ発生パターンを具備し、
これを書込みアドレス信号a″に応答して行を変え
て生成するように構成されている。誤り訂正符号
発生回路５においては、第２パリテイ発生回路か
ら入力される部分パリテイ信号ｅのうち、書込み
アドレス信号a″によつて指定されるバイトの部分
パリテイ信号ｅが書込み部分パリテイ信号ｆに置
換されて、検査ビツトｊが誤り訂正回路８に出力
される。
さらに、書込みアドレス信号a″を受けてアドレ
スチエツク回路１０が機能し、書込み指定された
バイトに対応するメモリアレイ１からの情報ビツ
トｄに１ビツト誤りがあつても当該情報ビツトと
これに対する検査ビツトの訂正を禁止するように
デコード信号ｈを修正した、誤り位置指定信号ｋ
を誤り訂正回路７と８に出力する。
スチエツク回路１０が機能し、書込み指定された
バイトに対応するメモリアレイ１からの情報ビツ
トｄに１ビツト誤りがあつても当該情報ビツトと
これに対する検査ビツトの訂正を禁止するように
デコード信号ｈを修正した、誤り位置指定信号ｋ
を誤り訂正回路７と８に出力する。
再書込み情報ビツトｌは、外部読出しデータ選
択回路１２において読出しアドレス信号ａによ
つて外部への読み出しが禁止されるのは勿論のこ
とである。
択回路１２において読出しアドレス信号ａによ
つて外部への読み出しが禁止されるのは勿論のこ
とである。
第２図は本発明の他の実施例を示し、第１図に
示す実施例に対して、メモリアレイ１からの情報
ビツトｄは誤り訂正回路７において誤り訂正され
てからデータ選択回路２′へ入力され、該データ
選択回路２′においては、書込み指定時に誤り訂
正回路出力のうちの、書込みアドレス信号a″によ
つて指定されるバイトを外部書込みデータｎに置
換する機能の他に、読出し指定時には読出しアド
レス信号ａによつて指定される情報ビツトを外
部に読み出す機能を持つている。なお、本発明の
一実施例では、メモリアレイへの電源投入時の初
期状態においては、Ｘアドレスにより指定される
（ｙ＋ｚ）のメモリセルには、誤りのない場合、
１ビツト誤りのある場合、複数ビツトの誤りのあ
る場合があり得るが、はじめに何度かそれぞれの
Ｘアドレスに情報ビツトを書込んで誤りのない状
態にするか、初期状態には誤りのない状態にでき
る回路形式をとることが必要である。
示す実施例に対して、メモリアレイ１からの情報
ビツトｄは誤り訂正回路７において誤り訂正され
てからデータ選択回路２′へ入力され、該データ
選択回路２′においては、書込み指定時に誤り訂
正回路出力のうちの、書込みアドレス信号a″によ
つて指定されるバイトを外部書込みデータｎに置
換する機能の他に、読出し指定時には読出しアド
レス信号ａによつて指定される情報ビツトを外
部に読み出す機能を持つている。なお、本発明の
一実施例では、メモリアレイへの電源投入時の初
期状態においては、Ｘアドレスにより指定される
（ｙ＋ｚ）のメモリセルには、誤りのない場合、
１ビツト誤りのある場合、複数ビツトの誤りのあ
る場合があり得るが、はじめに何度かそれぞれの
Ｘアドレスに情報ビツトを書込んで誤りのない状
態にするか、初期状態には誤りのない状態にでき
る回路形式をとることが必要である。
本発明には、以上のように、誤り訂正符号のう
ちの検査ビツト発生およびシンドローム発生の主
要なプロセスである、情報ビツトに対する部分パ
リテイ発生回路を誤り訂正符号発生回路およびシ
ンドローム発生回路に別個に含み持つ代りに、独
立な回路として該回路を前記両プロセスに共用し
外部書込みデータに対しては他に書込みデータ幅
ｙ／ｋビツトだけのパリテイ発生回路を設けて該
回路の出力を誤り訂正符号発生回路に供給して書
込み動作時に備えるような構成の採用によつて、
誤り訂正符号発生回路およびシンドローム発生回
路を簡略化できるため、回路数が削減できるとい
う効果があり、特にメモリチツプ内にメモリアレ
イとその制御回路だけでなく、誤り訂正符号発生
回路を含む誤り訂正回路を内蔵した半導体メモリ
回路に対して、誤り訂正回路の回路数を感じた高
速で動作するメモリ回路を構成できる効果があ
る。
ちの検査ビツト発生およびシンドローム発生の主
要なプロセスである、情報ビツトに対する部分パ
リテイ発生回路を誤り訂正符号発生回路およびシ
ンドローム発生回路に別個に含み持つ代りに、独
立な回路として該回路を前記両プロセスに共用し
外部書込みデータに対しては他に書込みデータ幅
ｙ／ｋビツトだけのパリテイ発生回路を設けて該
回路の出力を誤り訂正符号発生回路に供給して書
込み動作時に備えるような構成の採用によつて、
誤り訂正符号発生回路およびシンドローム発生回
路を簡略化できるため、回路数が削減できるとい
う効果があり、特にメモリチツプ内にメモリアレ
イとその制御回路だけでなく、誤り訂正符号発生
回路を含む誤り訂正回路を内蔵した半導体メモリ
回路に対して、誤り訂正回路の回路数を感じた高
速で動作するメモリ回路を構成できる効果があ
る。
第１図は本発明の一実施例を示すブロツク図、
第２図は本発明の他の実施例を示すブロツク図お
よび第３図Ａ〜Ｅと第４図は一般のパリテイ発生
マトリクスを示す図である。 図において、１……メモリアレイ、１′……情
報ビツトセル群、１″……検査ビツトセル群、
２，２′……データ選択回路、３……第１パリテ
イ発生回路、４……第２パリテイ発生回路、５…
…誤り訂正符号発生回路、６……シンドローム発
生回路、７，８……誤り訂正回路、９……デコー
ド回路、１０……アドレスチエツク回路、１１…
…制御回路、１２……外部読出しデータ選択回
路、ａ……読書き指定信号、a′……読書き制御信
号、a″……書込みアドレス信号、ａ……読出し
アドレス信号、ｂ……アドレス信号、b′……Ｘア
ドレス信号、ｃ，ｊ，Ｃ０〜Ｃ５……検査ビツ
ト、ｄ，Ｄ００〜Ｄ０５，Ｄ１０〜Ｄ１５，Ｄ２
０〜Ｄ２５，Ｄ３０〜Ｄ３５……情報ビツト、ｅ
……部分パリテイ、ｆ……書込み部分パリテイ信
号、ｇ，Ｓ０〜Ｓ５……シンドローム、ｈ……デ
コード出力、ｉ……データ出力、ｋ……誤り位置
指定信号、ｌ……再書込み情報ビツト、ｍ……再
書込み検査ビツト、ｎ……外部書込みデータ、ｏ
……外部読出しデータ、Ｅ００〜Ｅ０５，Ｅ１０
〜Ｅ１５，Ｅ２０〜Ｅ２５，Ｅ３０〜Ｅ３５……
部分パリテイビツト。
第２図は本発明の他の実施例を示すブロツク図お
よび第３図Ａ〜Ｅと第４図は一般のパリテイ発生
マトリクスを示す図である。 図において、１……メモリアレイ、１′……情
報ビツトセル群、１″……検査ビツトセル群、
２，２′……データ選択回路、３……第１パリテ
イ発生回路、４……第２パリテイ発生回路、５…
…誤り訂正符号発生回路、６……シンドローム発
生回路、７，８……誤り訂正回路、９……デコー
ド回路、１０……アドレスチエツク回路、１１…
…制御回路、１２……外部読出しデータ選択回
路、ａ……読書き指定信号、a′……読書き制御信
号、a″……書込みアドレス信号、ａ……読出し
アドレス信号、ｂ……アドレス信号、b′……Ｘア
ドレス信号、ｃ，ｊ，Ｃ０〜Ｃ５……検査ビツ
ト、ｄ，Ｄ００〜Ｄ０５，Ｄ１０〜Ｄ１５，Ｄ２
０〜Ｄ２５，Ｄ３０〜Ｄ３５……情報ビツト、ｅ
……部分パリテイ、ｆ……書込み部分パリテイ信
号、ｇ，Ｓ０〜Ｓ５……シンドローム、ｈ……デ
コード出力、ｉ……データ出力、ｋ……誤り位置
指定信号、ｌ……再書込み情報ビツト、ｍ……再
書込み検査ビツト、ｎ……外部書込みデータ、ｏ
……外部読出しデータ、Ｅ００〜Ｅ０５，Ｅ１０
〜Ｅ１５，Ｅ２０〜Ｅ２５，Ｅ３０〜Ｅ３５……
部分パリテイビツト。
Claims (1)
- 【特許請求の範囲】 １ Ｘアドレス指定とＹアドレス指定とでアクセ
スされるメモリ回路において、 Ｘ×（ｙ＋ｚ）のマトリクス構成により（ｘ×
ｙ）ビツトの情報ビツトセルおよび（ｘ×ｚ）ビ
ツトの検査ビツトセルから成り前記Ｘアドレス指
定によりｙビツトの情報ビツトセルと該情報ビツ
トに対するｚビツトの検査ビツトが読み書きされ
るメモリアレイと、 外部書込みデータの幅だけのパリテイ発生マト
リクスを備え前記Ｙアドレス指定によつて外部か
ら与えられるｙ／ｋビツトの外部書込みデータに
対する部分パリテイを発生する第１パリテイ発生
回路と、 前記メモリアレイからの情報ビツトに対しｋ個
のｙ／ｋビツトに対する部分パリテイを発生する
第２パリテイ発生回路と、 読出し動作時には前記第２パリテイ発生回路ま
た書込み動作時には前記第１パリテイ発生回路お
よび前記第２パリテイ発生回路の各出力から誤り
訂正符号のうちの検査ビツトを発生する誤り訂正
符号発生回路と、 前記メモリアレイからの検査ビツトおよび前記
第２パリテイ発生回路の出力からシンドロームを
発生するシンドローム発生回路と、 前記メモリアレイからの情報ビツトおよび前記
誤り訂正符号発生回路の出力を前記シンドローム
に基き訂正する誤り訂正回路とを含むことを特徴
とする誤り訂正機能を有するメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55141331A JPS5766598A (en) | 1980-10-09 | 1980-10-09 | Memory circuit having error correction function |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55141331A JPS5766598A (en) | 1980-10-09 | 1980-10-09 | Memory circuit having error correction function |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5766598A JPS5766598A (en) | 1982-04-22 |
| JPS6223902B2 true JPS6223902B2 (ja) | 1987-05-26 |
Family
ID=15289455
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55141331A Granted JPS5766598A (en) | 1980-10-09 | 1980-10-09 | Memory circuit having error correction function |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5766598A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01153007U (ja) * | 1988-04-14 | 1989-10-23 | ||
| JPH06235228A (ja) * | 1993-02-09 | 1994-08-23 | Kajima Corp | 埋込型ベントキャップ |
-
1980
- 1980-10-09 JP JP55141331A patent/JPS5766598A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01153007U (ja) * | 1988-04-14 | 1989-10-23 | ||
| JPH06235228A (ja) * | 1993-02-09 | 1994-08-23 | Kajima Corp | 埋込型ベントキャップ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5766598A (en) | 1982-04-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7899980B2 (en) | Flash memory system and data writing method thereof | |
| US4712216A (en) | Method and device for correcting errors in memories | |
| JP2830308B2 (ja) | 情報処理装置 | |
| KR100261790B1 (ko) | 에러 정정/검출회로와 반도체 기억장치 | |
| EP0077204B1 (en) | Error-correcting memory with low storage overhead and fast correction mechanism | |
| US7913110B2 (en) | Electronic circuit with a memory matrix that stores pages including extra data | |
| US3898443A (en) | Memory fault correction system | |
| JP2669303B2 (ja) | ビットエラー訂正機能付き半導体メモリ | |
| US12253912B2 (en) | Memory including error correction circuit and operating method thereof | |
| JPH02146200A (ja) | 電気的に消去可能なプログラマブルロム装置 | |
| JPS642982B2 (ja) | ||
| JP2000339228A (ja) | 半導体ディスク装置 | |
| JP3123855B2 (ja) | メモリ装置のパトロール制御回路 | |
| SU970480A1 (ru) | Запоминающее устройство с самоконтролем | |
| JPH0646520B2 (ja) | 半導体記憶装置 | |
| JPH0756640B2 (ja) | 記憶装置 | |
| JPH06230990A (ja) | 符号誤りの識別、補正方法及び装置 | |
| JPH03147041A (ja) | エラー訂正システム | |
| JP2518333B2 (ja) | 記憶装置 | |
| US6055665A (en) | Method for recovering failed memory devices | |
| JPS623498A (ja) | オンチツプｅｃｃ回路付半導体記憶装置 | |
| JPH0746517B2 (ja) | 半導体メモリ及びそのテスト方法 | |
| JP2978645B2 (ja) | 半導体集積回路 | |
| JPS63271555A (ja) | 記憶制御方式 | |
| JPS61192100A (ja) | 半導体記憶装置 |