JPH02146667A - 中央処理装置間ダイレクトメモリアクセス方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は中央処理装置（ＣＰＵ　）間の通信方式に関し
、特に直接相手ＣＰＵのメモリ空間をアクセスする方式
に関する。

〔従来の技術〕

従来、２つのＣＰＵ間でデータの送受を行う場合、シリ
アル又はパラレルの通信用ポートを互いに用意し、各Ｃ
ＰＵがこの通信ポートを用いて相手ＣＰＵとの間でプロ
トコルを実施した上で。

データ通信を行う方式となっている。

〔発明が解決しようとする問題点〕

上述した従来のポートによる通信方式は、各ＣＰＵの入
出力デバイスを通じた通信であり、各ＣＰＵの介在を要
することから通信に時間がかかり、特にデータ量が少な
い場合、自前のプロトコルの方が通信時間の大半を占め
るから効率が極めて悪い。

さらに、入出力デバイスを必要とするからコストアップ
となるばかりでなく、入出力デバイスを動作させプロト
コルを判別するためのソフトウェアを必要とするという
問題点がある。

〔問題点を解決するための手段〕

本発明のＣＰＵ間ダイレクトメモリアクセス方式は、相
手ＣＰＵへＨＯＬＤ要求を出し相手ＣＰＵからのＨＯＬ
Ｄ承認を受けとるシステムポートを有し、相手ＣＰＵか
らのＨＯＬＤ承認信号により。

自システムバスを相手側システムバスに接続するアドレ
スバッファとデータバ・ノファとを偏見。

自ＣＰＵのメモリアドレス空間の一部を相手ＣＰＵがＨ
ＯＬＤ承認を出している間相手メモリにアクセス可とす
る制御回路とを有することを特徴としている。

〔実施例〕

次に本発明について図面を参照して説明する。

第１図は本発明の実施例を示すプロ・ツク図である。

ＣＰＵＩ及びＣＰＵ２はそれぞれシステムバス３及び４
を備えている。システムバス４に接続されたシステムポ
ート（ＳＹＳＴＥＭ　ＰＯＲＴ）５よりＣＰＵ２はＣＰ
ＵＩにホールド（ＨＯＬＤ　）要求を出しＣＰＵＩはこ
のＨＯＬＤ要求を受けつけると。

ＨＯＬＤ承認７をシステムポー１−５に向って出すとと
もに７ステムバス３を開放する。ＨＯＬＤ承認信号７は
アドレスバッファ８をイネーブルにし、これによって、
システムバス４をシステムバス３に乗り入れ可能とする
。

さらにＨＯＬＤ承認信号７はゲート回路９のゲＣＰＵ２
はシステムポート５をスキャンすることでＨＯＬＤ承認
信号７を認識しＣＰＵ２のメモリ空間にあるメモリ１１
にアクセスするためシステムバス４に該当アドレスを出
力する。これによってアドレスデコーダ（ＡＤＤ　ＤＥ
Ｃ）　１．２がアドレスをデコードし、ゲート回路９及
び１０にデコード結果を出力する。この時、ゲート回路
９はデコード結果とＨＯＬＤ承認信号７との間で論理積
が成立し、データバッファ１３をイネーブルにする。

ＣＰＵ２が出した該当アドレスはアドレスバッファ８を
通じてシステムバス３に伝達されており。

ＣＰＵＩ側のアドレスデコーダ１４はメモリ（ＭＥＭ）
】５を選択しており、ＣＰＵ２からＣＰＵＩ側のメモリ
１５にアクセス可能となる。

アクセス終了はＣＰＵ２がＨＯＬＤ要求６を解除し、　
　ＣＰＵＩからのＨＯＬＤ承認信号が非アクティブにな
ることで完了する。

終了後各システムバス３及び４はそれぞれＣＰＵＩ及び
２に復帰されメモリ１５はＣＰＵＩ　Ｋより、又メモリ
１］ｕＣＰＵ２のメモリ空間に配置される。

第２図はこの時のメモリ空間状態を現わしている。即ち
、第２図（ａ）はＣＰＵＪのメモリ空間。

第２図（ｂ）はＣＰＵ２のメモリ空間マツプである。

ＣＰＵＩのシステムバスがＣＰＵ２に占有された状態に
おけるＣＰＵ２のメモリ空間マツプを第３図に示す。即
ちＣＰＵ２からＣＰＵＩのメモリ（第１図のメモリ１５
）がアクセス可能な状態を示している。

第１図では、　　ＨＯＬＤ承認信号が直接アドレスバッ
ファ８とゲート回路９及び１０に入力されているがＣＰ
Ｕ２がこの信号を認識後、別のポートから出力すること
も可能である。

次に本発明の第２の実施例を第４図に示す。

これは１両方のＣＰＵからアクセスを可能にした例であ
る。第２図では第１図のＣＰＵ２側に存在する回路を対
称形にＣＰＵ１１１１ｔｌに設けるとともに２両方のＣ
ＰＵからアクセス可能なようにしている。

まず対称に置かれた回路はシステムポート１６であり２
次にゲート回路１７．１８及びアドレスデコーダ１９で
ある。追加された回路はアドレスバッファ、データバッ
ファのイネーブルを両方から可能とするためのゲート回
路２０　、２１であり論理和の機能を持つ。

さらにこの実施例では互いにＨＯＬＤ要求を同時に出し
てデッドロックを防ぐためのゲート回路２２　、２３が
備えられている。このゲート回路２２゜乙は相手からの
ＨＯＬＤ要求にゲートをかけるもので、各システムポー
ト５，１６からコントロールされる。即ち各ＣＰＵは相
手からのＨＯＬＤ要求が受けつけ可能な時この信号をア
クティブにすることにより衝突防止をすることができる
。

〔発明の効果〕

以上説明したように本発明では、２つのＣＰＵ間におい
て一時的に相手方のシステムバスを占有することにより
、相手方のメモリの一部を自分のメモリ空間に取り込み
、直接アクセスすることを可能としている。この結果Ｃ
ＰＵ間のデータ転送を高速にかつ複雑なプロトコルを処
理するソフトウェアなしで実現できるという効果がある
。

ドレスバッファ、　　９，１０，１．７．１８・・・ゲ
ート回路（制御回路）、１１．１５・・・メモリ（ＭＥ
Ｍ）、　１２，１４゜１９・・・アドレスデコーダ（Ａ
ＤＤＤＥＣ）、　１３・・・データバッファ、２０・・
・オア回路、２１・・・オア回路。

２２．２３・・・ＨＯＬＤ要求ゲート回路。

【図面の簡単な説明】

第１図は本発明の第１の実施例を示す図、第２図及び第
３図は第１図における各ＣＰＵのメモリ空間マツプを示
す図、第４図は本発明の第２の実施例を示す図である。

Claims (1)

【特許請求の範囲】
1. １、二つの中央処理装置を用いた分散処理装置に用いら
   れ、一方の中央処理装置から他方の中央処理装置に対す
   るホールド要求送出し前記他方の中央処理装置から前記
   一方の中央処理装置へのホールド承認を受信する第１の
   手段と、前記一方の中央処理装置のシステムバスを前記
   他方の中央処理装置のシステムバスに前記ホールド承認
   に基づいて接続する第２の手段と、前記一方の中央処理
   装置のメモリの所定のアドレス空間を前記他方の中央処
   理装置のメモリへアクセス可能とする第３の手段とを有
   することを特徴とする中央処理装置間ダイレクトメモリ
   アクセス方式。