JPH03219359A - インタフェース回路 - Google Patents
インタフェース回路Info
- Publication number
- JPH03219359A JPH03219359A JP1589790A JP1589790A JPH03219359A JP H03219359 A JPH03219359 A JP H03219359A JP 1589790 A JP1589790 A JP 1589790A JP 1589790 A JP1589790 A JP 1589790A JP H03219359 A JPH03219359 A JP H03219359A
- Authority
- JP
- Japan
- Prior art keywords
- data
- cpu
- memory
- square wave
- end signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 claims abstract description 22
- 230000004044 response Effects 0.000 claims description 4
- 230000009977 dual effect Effects 0.000 abstract description 17
- 230000005540 biological transmission Effects 0.000 abstract description 13
- 238000010586 diagram Methods 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000000737 periodic effect Effects 0.000 description 1
Landscapes
- Multi Processors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明はインタフェース回路に関し、特に０２０間のデ
ータ転送で用いられるインタフェース回路に関する。
ータ転送で用いられるインタフェース回路に関する。
従来技術
従来、この種のインタフェース回路においては、ＣＰＵ
間のデータ転送がデュアルポートＲＡＭ（ランダムアク
セスメモリ）を介して行われており、相手のＣＰＵに対
してデータを送信するときのデュアルポートＲＡＭへの
データの書込み、および相手のＣＰＵからのデータを受
信するときのデュアルポートＲＡＭからのデータの読込
みはＣＰＵによるメモリの転送命令で行われていた。
間のデータ転送がデュアルポートＲＡＭ（ランダムアク
セスメモリ）を介して行われており、相手のＣＰＵに対
してデータを送信するときのデュアルポートＲＡＭへの
データの書込み、および相手のＣＰＵからのデータを受
信するときのデュアルポートＲＡＭからのデータの読込
みはＣＰＵによるメモリの転送命令で行われていた。
このような従来のインタフェース回路では、デュアルポ
ートＲＡＭへのデータの書込みおよび読込みがＣＰＵに
よるメモリの転送命令で行われていたので、ＣＰＵ間の
データ転送のデータ数が多くなった場合、データの送受
信に時間がかかるという欠点かある。
ートＲＡＭへのデータの書込みおよび読込みがＣＰＵに
よるメモリの転送命令で行われていたので、ＣＰＵ間の
データ転送のデータ数が多くなった場合、データの送受
信に時間がかかるという欠点かある。
発明の目的
本発明は上記のような従来のものの欠点を除去すべくな
されたもので、ＣＰＵ間のデータ転送のデータ数か多く
なった場合でもデータの送受信に要する時間を減少させ
ることができるインタフェース回路の提供を目的とする
。
されたもので、ＣＰＵ間のデータ転送のデータ数か多く
なった場合でもデータの送受信に要する時間を減少させ
ることができるインタフェース回路の提供を目的とする
。
発明の構成
本発明によるインタフェース回路は、第１および第２の
中央処理装置に共通に設けられた記憶手段を介して前記
第１および第２の中央処理装置各のデータ転送を行うイ
ンタフェース回路であって、前記第１および第２の中央
処理装置名々に対応して、前記第１および第２の中央処
理装置からの指令に応じて前記記憶手段に対してダイレ
クトメモリアクセスを行うよう制御する制御手段を設け
たことを特徴とする。
中央処理装置に共通に設けられた記憶手段を介して前記
第１および第２の中央処理装置各のデータ転送を行うイ
ンタフェース回路であって、前記第１および第２の中央
処理装置名々に対応して、前記第１および第２の中央処
理装置からの指令に応じて前記記憶手段に対してダイレ
クトメモリアクセスを行うよう制御する制御手段を設け
たことを特徴とする。
実施例
次に、本発明の一実施例について図面を参照して説明す
る。
る。
第１図は本発明の一実施例の構成を示すブロック図であ
る。図において、ＣＰＵ （中央処理装置）］、２の間
にはインタフェース用のデュアルポートＲＡＭ７が設け
られており、このデュアルポートＲＡＭ７に対するデー
タの読込み書込みはＤＭＡ （Ｄｉｒｅｃｔ Ｍｅｍｏ
ｒｙ Ａｃｃｅｓｓ）制御回路５．６の制御により行わ
れる。
る。図において、ＣＰＵ （中央処理装置）］、２の間
にはインタフェース用のデュアルポートＲＡＭ７が設け
られており、このデュアルポートＲＡＭ７に対するデー
タの読込み書込みはＤＭＡ （Ｄｉｒｅｃｔ Ｍｅｍｏ
ｒｙ Ａｃｃｅｓｓ）制御回路５．６の制御により行わ
れる。
ＣＰＵメモリ３４は夫々アドレスバスａおよびデータバ
スｂを介してＣＰＵＩ、２およびＤＭＡ制御回路５．６
に接続されており、またＤＭＡ制御回路５，６は夫々ア
ドレスバスａおよびデータバスｂを介してデュアルポー
）ＲＡＭ７に接続されている。
スｂを介してＣＰＵＩ、２およびＤＭＡ制御回路５．６
に接続されており、またＤＭＡ制御回路５，６は夫々ア
ドレスバスａおよびデータバスｂを介してデュアルポー
）ＲＡＭ７に接続されている。
ＤＭＡ制御回路５．６のＤＭＡリクエスト端子には方形
波ジェネレータ８，９からの周期的な方形波入力信号が
入力され、チャネル１の方形波入力信号をＣＰＵメモリ
３，４からデュアルポートＲＡＭ７へのデータの書込み
に使用し、チャネル２の方形波入力信号をデュアルポー
トＲＡＭ７からＣＰＵメモリ３，４へのデータの書込み
に使用する。
波ジェネレータ８，９からの周期的な方形波入力信号が
入力され、チャネル１の方形波入力信号をＣＰＵメモリ
３，４からデュアルポートＲＡＭ７へのデータの書込み
に使用し、チャネル２の方形波入力信号をデュアルポー
トＲＡＭ７からＣＰＵメモリ３，４へのデータの書込み
に使用する。
一方、チャネル１のＤＭＡ終了信号はデータ送信終了信
号として相手のＣＰＵ２，１および方形波ジェネレータ
８．９に出力され、チャネル２のＤＭＡ終了信号はデー
タ受信終了信号としてＣＰＵ１，２および方形波ジェネ
レータ８．９に出力される。
号として相手のＣＰＵ２，１および方形波ジェネレータ
８．９に出力され、チャネル２のＤＭＡ終了信号はデー
タ受信終了信号としてＣＰＵ１，２および方形波ジェネ
レータ８．９に出力される。
また、チャネル１およびチャネル２はともにデマンドリ
リースモード、メモリツーメモリ （ｍｅＩｌ。
リースモード、メモリツーメモリ （ｍｅＩｌ。
ｒｙ ｔｏ ｍｅｍｏｒｙ）の設定とする。
すなわち、チャネル１の方形波入力信号およびチャネル
２の方形波入力信号がハイの場合に、アドレスバスａお
よびデータバスｂを介してＣＰＵメモリ３，４とデュア
ルポートＲＡＭ７との間のデータ転送を行い、チャネル
１の方形波入力信号およびチャネル２の方形波入力信号
がローの場合に、ＣＰＵ１．２がアドレスバスａおよび
データバスｂを使用して夫々処理動作を行うようになっ
ている。
２の方形波入力信号がハイの場合に、アドレスバスａお
よびデータバスｂを介してＣＰＵメモリ３，４とデュア
ルポートＲＡＭ７との間のデータ転送を行い、チャネル
１の方形波入力信号およびチャネル２の方形波入力信号
がローの場合に、ＣＰＵ１．２がアドレスバスａおよび
データバスｂを使用して夫々処理動作を行うようになっ
ている。
次に、第１図を用いて本発明の一実施例の動作について
説明する。
説明する。
まず、ＣＰＵＩからＣＰＵ２にデータを送信する場合、
ＣＰＵＩはＣＰＵメモリ３にセットした送信用のデータ
を、ＤＭＡ制御回路５のメモリツーメモリ動作によりデ
ュアルポートＲＡＭ７に転送する。
ＣＰＵＩはＣＰＵメモリ３にセットした送信用のデータ
を、ＤＭＡ制御回路５のメモリツーメモリ動作によりデ
ュアルポートＲＡＭ７に転送する。
このとき、ＣＰＵ１か方形波ジェネレータ８に対してチ
ャネル１への方形波入力信号の出力を指示するので、Ｄ
ＭＡ制御回路５のチャネル１には方形波ジェネレータ８
からの方形波人力信号が人力され、ＤＭＡ制御回路５で
はこの方形波入力信号をイネーブルとしてメモリツーメ
モリ動作が起動され、ＣＰＵメモリ３にセットした送信
用のデータをデュアルポートＲＡＭ７に転送する。
ャネル１への方形波入力信号の出力を指示するので、Ｄ
ＭＡ制御回路５のチャネル１には方形波ジェネレータ８
からの方形波人力信号が人力され、ＤＭＡ制御回路５で
はこの方形波入力信号をイネーブルとしてメモリツーメ
モリ動作が起動され、ＣＰＵメモリ３にセットした送信
用のデータをデュアルポートＲＡＭ７に転送する。
ＣＰＵメモリ３にセットされた送信用のデータがデュア
ルポートＲＡＭ７に転送されると、ＤＭＡ制御回路５は
チャネル１のＤＭＡ終了信号をデータ送信終了信号とし
てＣＰＵ２および方形波ジェネレータ８に出力する。
ルポートＲＡＭ７に転送されると、ＤＭＡ制御回路５は
チャネル１のＤＭＡ終了信号をデータ送信終了信号とし
てＣＰＵ２および方形波ジェネレータ８に出力する。
方形波ジェネレータ８てはＤＭＡ制御回路５からのデー
タ送信終了信号をチャネル１への方形波入力信号の出力
に対するディスエーブル信号として使用する。
タ送信終了信号をチャネル１への方形波入力信号の出力
に対するディスエーブル信号として使用する。
一方、ＣＰＵ２ではＤＭＡ制御回路５からのデータ送信
終了信号を割込み信号として使用し、ＣＰＵメモリ３か
らデュアルポートＲＡＭ７に書込まれたデータの読込み
を行う。
終了信号を割込み信号として使用し、ＣＰＵメモリ３か
らデュアルポートＲＡＭ７に書込まれたデータの読込み
を行う。
すなわち、ＣＰＵ２はデュアルポートＲＡＭ７に書込ま
れたデータを、ＤＭＡ制御回路６のメモリツーメモリ動
作によりＣＰＵメモリ４に転送する。
れたデータを、ＤＭＡ制御回路６のメモリツーメモリ動
作によりＣＰＵメモリ４に転送する。
このとき、ＣＰＩＪ２が方形波ジェネレータ９に対して
チャネル２への方形波入力信号の出力を指示するので、
ＤＭＡ制御回路６のチャネル２には方形波ジェネレータ
９からの方形波入力信号が入力され、ＤＭＡ制御回路６
ではこの方形波人力信号をイネーブルとしてメモリツー
メモリ動作が起動され、デュアルポートＲＡＭ７に書込
まれたデータをＣＰＵメモリ４に転送する。
チャネル２への方形波入力信号の出力を指示するので、
ＤＭＡ制御回路６のチャネル２には方形波ジェネレータ
９からの方形波入力信号が入力され、ＤＭＡ制御回路６
ではこの方形波人力信号をイネーブルとしてメモリツー
メモリ動作が起動され、デュアルポートＲＡＭ７に書込
まれたデータをＣＰＵメモリ４に転送する。
デュアルポートＲＡＭ７に書込まれたデータがＣＰＵメ
モリ４に転送されると、ＤＭＡ制御回路６はチャネル２
のＤＭＡ終了信号をデータ受信終了信号としてＣＰＵ２
および方形波ジェネレータ９に出力する。
モリ４に転送されると、ＤＭＡ制御回路６はチャネル２
のＤＭＡ終了信号をデータ受信終了信号としてＣＰＵ２
および方形波ジェネレータ９に出力する。
方形波ジェネレータ９てはＤＭＡ制御回路６からのデー
タ受信終了信号をチャネル２への方形波入力信号の出力
に対するディスエーブル信号として使用する。
タ受信終了信号をチャネル２への方形波入力信号の出力
に対するディスエーブル信号として使用する。
これにより、ＣＰＵＩからＣＰｔＴ２にデータが送信さ
れるので、ＣＰＵＩ、２間のデータ転送のデータ数が多
くなった場合でもデータの送受信に要する時間を減少さ
せることができる。
れるので、ＣＰＵＩ、２間のデータ転送のデータ数が多
くなった場合でもデータの送受信に要する時間を減少さ
せることができる。
ＣＰＵ２からＣＰＵＩにデータを送信する場合も、上述
のＣＰＵＩからＣＰＵ２へのデータの送信の処理動作と
同様にしてデータを送信することができる。
のＣＰＵＩからＣＰＵ２へのデータの送信の処理動作と
同様にしてデータを送信することができる。
このように、ＣＰＵＩ、２各々に対応して、ＣＰＵ１，
２からの指令に応じてデュアルポートＲＡＭ７に対して
ダイレクトメモリアクセスを行うよう制御するＤＭＡ制
御回路５，６を設けるようにすることによって、ＣＰＵ
Ｉ、２間のインタフェースにおいてデータ数が多くなっ
た場合でもデータの送受信に要する時間を減少させるこ
とができる。
２からの指令に応じてデュアルポートＲＡＭ７に対して
ダイレクトメモリアクセスを行うよう制御するＤＭＡ制
御回路５，６を設けるようにすることによって、ＣＰＵ
Ｉ、２間のインタフェースにおいてデータ数が多くなっ
た場合でもデータの送受信に要する時間を減少させるこ
とができる。
発明の詳細
な説明したように本発明によれば、第コおよび第２の中
央処理装置からの指令に応じて、第１および第２の中央
処理装置に共通に設けられ、これら中央処理装置各のデ
ータ転送を行うための記憶手段に対してダイレクトメモ
リアクセスを行うよう制御する制御手段を第１および第
２の中央処理装置各々に対応して設けるようにすること
によって、これら中央処理装置各のデータ転送のデータ
数が多くなった場合でもデータの送受信に要する時間を
減少させることができるという効果がある。
央処理装置からの指令に応じて、第１および第２の中央
処理装置に共通に設けられ、これら中央処理装置各のデ
ータ転送を行うための記憶手段に対してダイレクトメモ
リアクセスを行うよう制御する制御手段を第１および第
２の中央処理装置各々に対応して設けるようにすること
によって、これら中央処理装置各のデータ転送のデータ
数が多くなった場合でもデータの送受信に要する時間を
減少させることができるという効果がある。
第１図は本発明の一実施例の構成を示すブロック図であ
る。 主要部分の符号の説明 １２・・・・ＣＰＵ ３４・・・・・・ＣＰＵメモリ ５６・・ ・ＤＭＡ制御回路 ７・・・・デュアルポートＲＡＭ ８９・・・方形波ジェネレータ
る。 主要部分の符号の説明 １２・・・・ＣＰＵ ３４・・・・・・ＣＰＵメモリ ５６・・ ・ＤＭＡ制御回路 ７・・・・デュアルポートＲＡＭ ８９・・・方形波ジェネレータ
Claims (1)
- （１）第１および第２の中央処理装置に共通に設けられ
た記憶手段を介して前記第１および第２の中央処理装置
間のデータ転送を行うインタフェース回路であって、前
記第１および第２の中央処理装置各々に対応して、前記
第１および第２の中央処理装置からの指令に応じて前記
記憶手段に対してダイレクトメモリアクセスを行うよう
制御する制御手段を設けたことを特徴とするインタフェ
ース回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1589790A JPH03219359A (ja) | 1990-01-25 | 1990-01-25 | インタフェース回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1589790A JPH03219359A (ja) | 1990-01-25 | 1990-01-25 | インタフェース回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03219359A true JPH03219359A (ja) | 1991-09-26 |
Family
ID=11901571
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1589790A Pending JPH03219359A (ja) | 1990-01-25 | 1990-01-25 | インタフェース回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03219359A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60173655A (ja) * | 1984-01-27 | 1985-09-07 | Nippon Telegr & Teleph Corp <Ntt> | マルチプロセツサのメモリ方式 |
| JPS63175964A (ja) * | 1987-01-16 | 1988-07-20 | Hitachi Ltd | 共有メモリ |
| JPS63245755A (ja) * | 1987-04-01 | 1988-10-12 | Ricoh Co Ltd | 入出力デバイスコントロ−ラ |
| JPS6470993A (en) * | 1987-09-10 | 1989-03-16 | Nec Corp | Dual port ram |
-
1990
- 1990-01-25 JP JP1589790A patent/JPH03219359A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60173655A (ja) * | 1984-01-27 | 1985-09-07 | Nippon Telegr & Teleph Corp <Ntt> | マルチプロセツサのメモリ方式 |
| JPS63175964A (ja) * | 1987-01-16 | 1988-07-20 | Hitachi Ltd | 共有メモリ |
| JPS63245755A (ja) * | 1987-04-01 | 1988-10-12 | Ricoh Co Ltd | 入出力デバイスコントロ−ラ |
| JPS6470993A (en) * | 1987-09-10 | 1989-03-16 | Nec Corp | Dual port ram |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2962787B2 (ja) | 通信制御方式 | |
| JPH03219359A (ja) | インタフェース回路 | |
| JPH0343804A (ja) | シーケンス制御装置 | |
| JPH0238968B2 (ja) | ||
| JP3079956B2 (ja) | プリンタ | |
| JPS6162961A (ja) | 入出力機器 | |
| JP2583586B2 (ja) | バス制御方法 | |
| JPS6130300B2 (ja) | ||
| JPS6217879Y2 (ja) | ||
| JPS59223871A (ja) | デ−タ転送方式 | |
| JP2554423Y2 (ja) | メモリ制御装置 | |
| JPS61233857A (ja) | デ−タ転送装置 | |
| JPS61271555A (ja) | ダイレクトメモリアクセス転送方式 | |
| JP2821176B2 (ja) | 情報処理装置 | |
| JPS5844426Y2 (ja) | プロセッサ間情報転送装置 | |
| JPH04263333A (ja) | メモリ二重化方式 | |
| JPH02133856A (ja) | データ転送装置 | |
| JPH05265923A (ja) | データ転送装置 | |
| JPH0535693A (ja) | データ転送装置 | |
| JPS63192152A (ja) | デ−タ伝送方式 | |
| JPS58213336A (ja) | 通信制御装置 | |
| JPS63279359A (ja) | マルチｃｐｕのデ−タ受け渡し装置 | |
| JPH03167648A (ja) | ダイレクトメモリアクセス制御装置 | |
| JPH08185370A (ja) | マイクロ・プロセッサ制御装置 | |
| JPH0756860A (ja) | マルチｃｐｕシステム |