JPH02147975A

JPH02147975A - テスト選択回路

Info

Publication number: JPH02147975A
Application number: JP63303170A
Authority: JP
Inventors: Takao Hirose; 広瀬　隆雄
Original assignee: NEC Corp
Current assignee: NEC Corp
Priority date: 1988-11-30
Filing date: 1988-11-30
Publication date: 1990-06-06
Anticipated expiration: 2013-03-04
Also published as: JP2722567B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】１１立１本発明はテスト選択回路に関し、特にＬＳＩ（Ｌａｒｇ
ｅ　５ｃａｌｅ　Ｉｎｔｅｇｒａｔｅｄ　Ｃ１ｒｃｕｉ
ｔ）の内部のテストを行うためのテスト選択回路に関す
る。

良ｉ弦ｌ一般に、ＬＳＩ等の集積回路においては実使用状態でそ
の内部の信号波形を外部に取出して各種測定器により評
価を行うことが望ましい、従来、そのようなＬＳＩの評
価を行う場合、ＬＳＩ内部に予め選択回路（セレクタ）
等を設け、さらに複数の観測点からの信号をその入力側
に接続しておき、ＬＳＩ外部から選択制御のための制御
信号を入力して必要な観測点の信号を択一的に外部に取
出していた。

しかし、上述した従来のテスト方式では制御信号を入力
するための専用の入力端子を新たにＬＳＩに設けなけれ
ばならず、高集積化が要請されている今日においては得
策ではないという欠点があった。

魚Ｊしと目的本発明の目的は、制御信号を入力するための専用の入力
端子を新たに設けずに所望の観測点の信号を取出すこと
ができるテスト選択回路を提供することである。

■ｙ目旧１惑本発明によるテスト選択回路は、選択制６ｉＩ信号に応
じて集積回路内部各部の信号を択一的に外部に出力する
選択回路を含む集積回路内に設けられ、前記選択制御信
号を送出するテスト選択回路であって、複数のフリップ
フロップにより構成され、前記集積回路内の各部のリセ
ット用のリセット信号の有効期間中前記集積回路の動作
用のクロック信号に応答してシフト動作を行うシフト回
路を有し、前記リセット信号の有効期間の終了タイミン
グ時の前記フリップフロップの各出力を選択制御信号と
したことを特徴とする。

以下、図面を用いて本発明の詳細な説明する。

第１図は本発明によるテスト選択回路一実施例の構成を
示すブロック図である１図において、本発明の一実施例
によるテスト選択回路はＤ型のフリップフロップ（以下
ＦＦと略す）５，６．９゜１０．１１・・・・・・１２
と、ナンド回路７と、３人力のアンド回路８と、２人力
のアンド回！ｉ１３．１４．１５・・・・・・とを含ん
で構成されており、集積回路内に設けられるものである
。なお、１はリセット信号入力用のリセッ庫端子、２は
クロック信号入力用のクロック端子であり、これら各端
子を介してＬＳＩ内の各部にリセット信号３及びクロッ
ク信号４が供給されるものとする。

また、ＦＦ５及び６並びにナンド回路７はリセット信号
３の有効エツジをクロック信号４で微分する微分回路を
構成している。

ＦＦ９，１０．１１・・・・・・１２は周知のシフト回
路を構成しており、このシフト回路は上述した（数分回
路によってリセットされるものである。さらに、このシ
フト回路はリセット信号３の有効期間（ロウレベル）中
にクロック信号４によってシフト動作を行い、ＦＦ１２
の出力であるキャリ信号１９がロウレベルとなった時以
後はアンド回路８によってクロック信号４がマスクされ
てシフト動作しないように構成されている。なお、Ｒは
リセット信号である。

アンド回路１３はＦＦ９の出力ＱとＦＦｌ０の出力ｄと
の論理積出力である出力１６を送出するものである。同
様に、アンド回路１４はＦＦｌ０の出力ＱとＦＦＩＩの
出力ｄとの論理積の出力１７を送出するものであり、以
下ＦＦ１５・旧・・についても同様の出力１８・・・・
・・を送出するものとする。

なお、アンド回路１３，１４．１５・旧・・の各出力１
６，１７．１８・・・・・・は図示せぬセレクタの制御
端子に入力されているものとする。また、そのセレクタ
の入力端子にはＬＳＩ内の図示せぬ複数のｆｌ！測点か
らの出力信号が入力されているものとする。さらにまた
、そのセレクタの出力端子はＬＳＩの図示せぬ外部端子
に接続されているものとする。したがって、アンド回路
１３，１４．１５・・・・・・の各出力１６．１７．１
８・・・・・・の論理値によって複数の観測点のうちの
１つが選択されてＬＳＩ外部に送出されるのである。

かかる構成からなる本実施例のテスト選択回路の動作に
ついて第２図を用いて説明する。第２図は第１図の各部
の信号の波形を示すタイムチャートである３図において
は、リセット信号３．クロック信号４．ナンド回路７の
出力、ＦＦ９〜】１の各出力Ｑ、キャリ信号１９及びア
ンド回８１３〜１５の各出力１６〜１８が示されている
。なお、斜線部は不定期間を示している。

まず、クロック信号４が入力されている状態においてリ
セット信号３が有効（ロウレベル）になると（時刻ＴＩ
）、その有効エツジがＦＦ５及び６並びにナンド回路７
からなる微分回路によって微分され、ナンド回路７の出
力がロウレベルとなる。

すると、ＦＦ９〜１２はずべてリセットされる。

また、このとき、ＦＦ５の出力Ｑはロウレベルである。

なお、このときＬＳＩ各部はリセットされる。

次に、時刻Ｔ２においてクロック信号４の立上りでＦＦ
６の出力Ｑがロウレベル、ｄがハイレベルとなるため、
以後アンド回路８を介してＦＦ９〜１２にはクロック信
号４が入力されることになる。つまり、アンド回路８の
出力に応じてＦＦ９〜１２により構成されるシフト回路
はシフト動作を行うことになるのである。

さらに、時刻Ｔ３においてはＦＦ９の出力Ｑはハイレベ
ル、ＦＰＩＯ，ＦＦＩＩ・・・・・・の各出力Ｑはロウ
レベルとなる。このときＦＦｌ０の出力δはハイレベル
であるため、アンド回路１３の出力１６はハイレベルと
なる。すなわち、時刻Ｔ３においてはアンド回路１３，
１４．１５・・・・・・から夫々ｒｌ」、ｒＯ」、’Ｏ
Ｊ、・・・・・・（正論理の場合）が図示せぬセレクタ
に送出されていることになる。

そして、その後にリセット信号が無効（ハイレベル）に
なると、時刻Ｔ４においてはＦＦ５の出力Ｑはハイレベ
ル、ＦＦ９及び１０の各出力Ｑはハイレベルとなる。ま
た、ＦＦ１１〜１２の各出力Ｑはロウレベルのままであ
る。このときＦＦ１１の出力ｄはハイレベルであるため
、アンド回路１４の出力１７はハイレベルとなる。すな
わち、時刻Ｔ４においてはアンド回路１３，１４，１５
゜・・・・・・から夫々’ＯＪ、’ＩＪ、’ＯＪ、・・
・・・・（正論理の場合）が図示せぬセレクタに送出さ
れていることになる。

さらに時刻Ｔ５においてはＦＦ６の出力Ｑはハイレベル
、出力ｄはロウレベルとなり、各ＦＦ９〜１２へのクロ
ック信号はマスクされ、シフ）・動作は停止する。する
と、それ以後は各ＦＦ９〜１２は出力Ｑ及びｄを保持す
ることになる。

こうすることによって、それ以後は図示せぬセレクタを
介して図示せぬ１つの観測点からの出力信号がＬＳＩの
外部に送出されるため、その出力信号を各種の測定器に
入力せしめれば容易にテストを行うことができるのであ
る。つまり、シフト動作を停止させた後にＬＳＩを動作
させれば、実使用状態におけるテストを行うことができ
るのである。

また、リセット信号３の有効期間の長さに応じて数種類
の観測点の信号を択一的にＬＳＩ外部に送出することが
できるのである。

ここで、リセット信号４の有効期間が十分に長いときに
はＦＦ１２からキャリ信号１９がロウレベルとして送出
される。これにより、アンド回路８の入力の１つがロウ
レベルとなるため、ＦＰ９〜１２へのクロック信号はマ
スクされ、シフト動作は停止する。この場合においてら
各ＦＦ９〜１２は出力Ｑ及びｄを保持しているため、上
述と同様に図示せぬセレクタを介して図示せぬ！ｌｌ測
点の出力信号がＬＳＩの外部に送出されるのである。

つまり、本発明においては、第１図の回路及び図示せぬ
セレクタさらには必要な観測点からセレクタへの入力配
線、外部端子への出力配線を含めてＬＳＩを設計すれば
、実使用状態におけるＬＳＩ内部の所望の観測点の出力
波形を観測できるのである。

また、本発明においてはシフト動作を行わせるために入
力するりセット信号及びクロック信号を既存の端子から
入力することができるため、新たに入力端子を設ける必
要がなく、集積化の上で非常に有効である。

Ｉ肌立急】以上説明したように本発明は、シフト回路の出力によっ
てセレクタを制御することにより所望のｆｉｌ測点の信
号の波形を観測することができ、容易にＬＳＩのテスト
を行うことができるという効果がある。

【図面の簡単な説明】

第１図は本発明の実施例によるテスト選択回路の構成を
示すブロック図、第２図は第１図の動作を示すタイムチ
ャートである。主要部分の符号の説明５．６．９〜１２・・・・・・フリラグフロップ７・・
・・・・ナンド回路８．１３．１４．１５・・・・・・アンド回路出頭入　
日本電気株式会社

Claims

【特許請求の範囲】

（１）選択制御信号に応じて集積回路内部各部の信号を
択一的に外部に出力する選択回路を含む集積回路内に設
けられ、前記選択制御信号を送出するテスト選択回路で
あって、複数のフリップフロップにより構成され、前記
集積回路内の各部のリセット用のリセット信号の有効期
間中前記集積回路の動作用のクロック信号に応答してシ
フト動作を行うシフト回路を有し、前記リセット信号の
有効期間の終了タイミング時の前記フリップフロップの
各出力を選択制御信号としたことを特徴とするテスト選
択回路。