JPS63132185A - 入力回路装置 - Google Patents
入力回路装置Info
- Publication number
- JPS63132185A JPS63132185A JP61279278A JP27927886A JPS63132185A JP S63132185 A JPS63132185 A JP S63132185A JP 61279278 A JP61279278 A JP 61279278A JP 27927886 A JP27927886 A JP 27927886A JP S63132185 A JPS63132185 A JP S63132185A
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- JP
- Japan
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- circuit
- input terminal
- input
- output
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- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は入力回路装置に関し、等に入力端子からの入力
信号によって状態が決定される組合せ回路の機能確認を
効率的に行なう入力回路装置に関する。
信号によって状態が決定される組合せ回路の機能確認を
効率的に行なう入力回路装置に関する。
従来ＬＳＩなどの機能確認（以下テストという）は入力
情報と出力期待値をもつパターンを用い、この入力信号
に対するその時の出力が期待値と一致するか否かによシ
合否判定を行ってきた。
情報と出力期待値をもつパターンを用い、この入力信号
に対するその時の出力が期待値と一致するか否かによシ
合否判定を行ってきた。
第３図は従来の入力回路装置の一例を示すブロック図で
ある。入力端子１１に印加された信号によシ状態が決定
する組合せ回路１２の出力は出力バッファを介して直接
その出力端子１３に出力される。この場合には入力端子
１１に組合せ回路１２をテストするのに充分なテストパ
ターンを入力してやることで容易に組合せ回路１２のテ
ストができる。
ある。入力端子１１に印加された信号によシ状態が決定
する組合せ回路１２の出力は出力バッファを介して直接
その出力端子１３に出力される。この場合には入力端子
１１に組合せ回路１２をテストするのに充分なテストパ
ターンを入力してやることで容易に組合せ回路１２のテ
ストができる。
しかし端子数の制約により常に出力端子１３を設けるこ
とができないことがある。この場合、入力信号のみで状
態が決定しない順序回路１４と出力バッファ１５を介し
て出力端子１６を観測することにより組合せ回路１２を
テストしなければならないので、順序回路１４を動作さ
せる手続きが加わる。
とができないことがある。この場合、入力信号のみで状
態が決定しない順序回路１４と出力バッファ１５を介し
て出力端子１６を観測することにより組合せ回路１２を
テストしなければならないので、順序回路１４を動作さ
せる手続きが加わる。
上述した従来の入力回路装置において、入力端子から組
合せ回路までの機能試験は、その出力が直接外部への出
力とならないときには、次位の回路を介して行なうので
テストが複雑になるという欠点がある。また組合せ回路
の出力を直接外部へ出力するようにすると、端子数が増
加する欠点がある。
合せ回路までの機能試験は、その出力が直接外部への出
力とならないときには、次位の回路を介して行なうので
テストが複雑になるという欠点がある。また組合せ回路
の出力を直接外部へ出力するようにすると、端子数が増
加する欠点がある。
本発明の入力回路装置は、入力端子からのデータをラッ
チするラッチ回路と、このラッチ回路の出力を入力しそ
の入力変化によって状態を定め得る組合せ論理回路と、
この組合せ論理回路内の入力端子からのデータを入力す
るラッチ回路と、制御用入力端子とを備え、前記制御用
入力端子からの制御信号により前記ラッチ回路を保持状
態にするとともに前記ラッチ回路の出力を前記入力端子
に出力するようになっている。
チするラッチ回路と、このラッチ回路の出力を入力しそ
の入力変化によって状態を定め得る組合せ論理回路と、
この組合せ論理回路内の入力端子からのデータを入力す
るラッチ回路と、制御用入力端子とを備え、前記制御用
入力端子からの制御信号により前記ラッチ回路を保持状
態にするとともに前記ラッチ回路の出力を前記入力端子
に出力するようになっている。
次に本発明について図面を参照して説明する。
第１図は本発明の入力回路装置の一実施例のブロック図
、第２図は第１図における動作時のタイミング図である
。
、第２図は第１図における動作時のタイミング図である
。
第１図において、入力回路装置は、入力端子１から入力
バッファ２を介してデータ入力端子りに入力されるデー
タをラッチするラッチ回路３と、ラッチ回路３のデータ
出力端子Ｑからの出力を入力する組合せ論理回路４と、
組合せ論理回路４内の組合せ回路４０と内部回路４１と
の節点Ａの状態変化を入力するラッチ回路５と、制御用
入力端子６とを備え、制御用入力端子６はラッチ回路３
のクロック端子ＣＢとラッチ回路５の制御端子に接続さ
れ、ラッチ回路５の出力は入力端子１と接続されている
。
バッファ２を介してデータ入力端子りに入力されるデー
タをラッチするラッチ回路３と、ラッチ回路３のデータ
出力端子Ｑからの出力を入力する組合せ論理回路４と、
組合せ論理回路４内の組合せ回路４０と内部回路４１と
の節点Ａの状態変化を入力するラッチ回路５と、制御用
入力端子６とを備え、制御用入力端子６はラッチ回路３
のクロック端子ＣＢとラッチ回路５の制御端子に接続さ
れ、ラッチ回路５の出力は入力端子１と接続されている
。
続いて第２図を併用して本実施例の動作について説明す
る。
る。
入力端子１への入力が時点ｔ１ に「０」から「ｌ」に
変化すると、入力バッファ２．ラッチ回路３．組合せ回
路４０が順番に出力が決定される。
変化すると、入力バッファ２．ラッチ回路３．組合せ回
路４０が順番に出力が決定される。
次いで制御用入力端子６０制御入力が時点ｔ２ にｒＯ
Ｊから「１」に変化すると、ラッチ回路３が保持状態に
なるとともにラッチ回路５が導通となシ、節点Ａの状態
変化はラッチ回路５を介して入力端子１に出力される。
Ｊから「１」に変化すると、ラッチ回路３が保持状態に
なるとともにラッチ回路５が導通となシ、節点Ａの状態
変化はラッチ回路５を介して入力端子１に出力される。
この入力端子１の出力信号をサンプリングタイミングｔ
８で判定することによシ組合せ回路４０のテスト（機能
確認）を行なうことができる。このテスト終了後、時点
ｔ３で制御入力端子６の制御入力を「１」から「０」に
し、時点ｔ４で入力端子１の入力を「１」から「０」に
すれば節点Ａの状態は以前の状態に戻る。
８で判定することによシ組合せ回路４０のテスト（機能
確認）を行なうことができる。このテスト終了後、時点
ｔ３で制御入力端子６の制御入力を「１」から「０」に
し、時点ｔ４で入力端子１の入力を「１」から「０」に
すれば節点Ａの状態は以前の状態に戻る。
なお、本実施例では制御用入力端子６へは時点ｔ２に１
つの制御入力のみを与えるとしたが、１つの制御入力で
節点Ａの状態が決定できないときは複数の制御入力を与
えればよい。また組合せ回路４０が複数の別機能をもつ
ものであるときは、制御用入力端子６を共通に使用する
ことができる。
つの制御入力のみを与えるとしたが、１つの制御入力で
節点Ａの状態が決定できないときは複数の制御入力を与
えればよい。また組合せ回路４０が複数の別機能をもつ
ものであるときは、制御用入力端子６を共通に使用する
ことができる。
以上説明したように本発明の入力回路装置を用いれば、
機能確認を行ないたい組合せ論理回路の出力が直接外部
の出力となっていなくとも、入力端子に出力信号を取シ
出すことによシ、組合せ論理回路の機能確認を効率的に
行なうことができる効果がある。
機能確認を行ないたい組合せ論理回路の出力が直接外部
の出力となっていなくとも、入力端子に出力信号を取シ
出すことによシ、組合せ論理回路の機能確認を効率的に
行なうことができる効果がある。
第１図は本発明の入力回路装置の一実施例のブロック図
、第２図は第１図における動作時のタイミング図、第３
図は従来の入力回路装置の一例を示すブロック図である
。 １．１１・・・・・・入力端子、２・・・・・・入力バ
ッファ、３・・・・・・ラッチ回路、４・・・・・・組
合せ論理回路、５・・・・・・ラッチ回路、６・旧・・
制御用入力端子、 １２．４０・・・・・・組合せ回路
、１３．１６・・・・・・出力端子、１５・・・・・・
出力バッフハ４１・旧・・内部回路。
、第２図は第１図における動作時のタイミング図、第３
図は従来の入力回路装置の一例を示すブロック図である
。 １．１１・・・・・・入力端子、２・・・・・・入力バ
ッファ、３・・・・・・ラッチ回路、４・・・・・・組
合せ論理回路、５・・・・・・ラッチ回路、６・旧・・
制御用入力端子、 １２．４０・・・・・・組合せ回路
、１３．１６・・・・・・出力端子、１５・・・・・・
出力バッフハ４１・旧・・内部回路。
Claims (1)
- 入力端子からのデータをラッチするラッチ回路と、この
ラッチ回路の出力を入力しその入力変化によって状態を
定め得る組合せ論理回路と、この組合せ論理回路内の節
点の状態変化を入力する３ステート回路と、制御用入力
端子とを備え、前記制御用入力端子からの制御信号によ
り前記ラッチ回路を保持状態にするとともに前記３ステ
ート回路の出力を前記入力端子に出力することを特徴と
する入力回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279278A JPH0675099B2 (ja) | 1986-11-21 | 1986-11-21 | 入力回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61279278A JPH0675099B2 (ja) | 1986-11-21 | 1986-11-21 | 入力回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63132185A true JPS63132185A (ja) | 1988-06-04 |
| JPH0675099B2 JPH0675099B2 (ja) | 1994-09-21 |
Family
ID=17608936
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61279278A Expired - Fee Related JPH0675099B2 (ja) | 1986-11-21 | 1986-11-21 | 入力回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0675099B2 (ja) |
-
1986
- 1986-11-21 JP JP61279278A patent/JPH0675099B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0675099B2 (ja) | 1994-09-21 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |