JPH02150068A - 二重拡散ｍｏｓｆｅｔ - Google Patents
二重拡散ｍｏｓｆｅｔInfo
- Publication number
- JPH02150068A JPH02150068A JP30361388A JP30361388A JPH02150068A JP H02150068 A JPH02150068 A JP H02150068A JP 30361388 A JP30361388 A JP 30361388A JP 30361388 A JP30361388 A JP 30361388A JP H02150068 A JPH02150068 A JP H02150068A
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- Japan
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- gate
- effective channel
- channel length
- breakdown voltage
- diffusion
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、二重拡散ＭＯ３ＦＥＴ （以下ＤＭＯ８とい
う）に関し、特に、高耐圧と高飽和電流を両立させる構
造に関する。
う）に関し、特に、高耐圧と高飽和電流を両立させる構
造に関する。
Ｃ従来の技術〕
例えば、縦形のＤＭＯ３は、第５図（ハ）に示すように
、ｐ形層板１にｎ形埋込層２を形成し、その上にｎ形エ
ピタキシャル層３を設け、このｎ形埋込層２に接するよ
うにドレインウオール４を形成した後、ゲート酸化膜５
とポリシリコンゲート６を設けて、このポリシリコンゲ
ート６をマスクとしてその方形窓６ａがｐ形拡散を行い
チャネル層（ボディ）７を、次にｎ形拡散でソース領域
８を夫々セルファラインで順に形成したものである。
、ｐ形層板１にｎ形埋込層２を形成し、その上にｎ形エ
ピタキシャル層３を設け、このｎ形埋込層２に接するよ
うにドレインウオール４を形成した後、ゲート酸化膜５
とポリシリコンゲート６を設けて、このポリシリコンゲ
ート６をマスクとしてその方形窓６ａがｐ形拡散を行い
チャネル層（ボディ）７を、次にｎ形拡散でソース領域
８を夫々セルファラインで順に形成したものである。
このＤＭＯ３におけるセル基本構造としては、第１図（
ａ）に示す如く、ポリシリコンゲート６に縦横に整列さ
せて、方形窓６ａを抜いたものとされている。
ａ）に示す如く、ポリシリコンゲート６に縦横に整列さ
せて、方形窓６ａを抜いたものとされている。
しかしながら、二重拡散工程において第５図（ａ）中、
丸で囲む角部を第６図（ａ）に拡大して示すと、第１ス
テツプのチャネル層７の横方向拡散長と第２ステツプの
ソース領域８の横方向拡散長との差である実効チャネル
長は、ゲート６の端縁の直線部にふいてはＩＩであるの
に対し、それらが直交する角部にふいてはＬ！より短い
ＬＣ，である。これは、横方向拡散に寄与する角部の不
純物総量が直線部のそれに比して少ないため、チャネル
層７とソース領域８の横方向拡散長が共に短くなるので
、結果として角部の実効チャネル長Ｌｃ＋は直線部の実
効チャネル長Ｌｌより短くなるからである。そして、角
部におけるチャネルのピーク濃度Ｎｐｃ＋は直接部のピ
ーク濃度Ｎｐｌより小さくなっている。
丸で囲む角部を第６図（ａ）に拡大して示すと、第１ス
テツプのチャネル層７の横方向拡散長と第２ステツプの
ソース領域８の横方向拡散長との差である実効チャネル
長は、ゲート６の端縁の直線部にふいてはＩＩであるの
に対し、それらが直交する角部にふいてはＬ！より短い
ＬＣ，である。これは、横方向拡散に寄与する角部の不
純物総量が直線部のそれに比して少ないため、チャネル
層７とソース領域８の横方向拡散長が共に短くなるので
、結果として角部の実効チャネル長Ｌｃ＋は直線部の実
効チャネル長Ｌｌより短くなるからである。そして、角
部におけるチャネルのピーク濃度Ｎｐｃ＋は直接部のピ
ーク濃度Ｎｐｌより小さくなっている。
また、第６図（ｂ）に示す如く、別のゲート形状を採用
したゲート６の端縁の円弧部における実効チャネル長Ｌ
Ｃ，は、上記と同様の理由によって角部の実効チャネル
長ＩＩより長いものの、直線部Ｌ１に比してやはり短く
、 ピーク濃度Ｎ１）Ｃ２も小さい。
したゲート６の端縁の円弧部における実効チャネル長Ｌ
Ｃ，は、上記と同様の理由によって角部の実効チャネル
長ＩＩより長いものの、直線部Ｌ１に比してやはり短く
、 ピーク濃度Ｎ１）Ｃ２も小さい。
このように、ゲート６自身に対して凹の端縁を有し、そ
の曲率が大になればなるほど、実効チャネル長が直線部
のそれに比して短くなるが、例えば第７図に示す如く、
角部における短い実効チャネル長ＬＣ，の場合、耐圧特
性に大きな影響を与える。即ち、ｐ形のチャネル層７と
ドレイン−ドリフト領域としてのｎ形エピタキシャル層
３とが逆バイアスされ、ドレイン−ソース電圧が上昇す
ると、第７図中斜線で示す空乏領域が両方に拡大し、チ
ャネル層７内の空乏領域がソース領域８に接し、バンチ
スルーを惹起させる。このパンチスルー勅書が耐圧を決
定するが、その耐圧は短チャネルになるにつれ低くなり
、またチャネル層７内の不純物濃度が小さくなるにつれ
低くなる。同一のプロセスで形成した０ＭＯ３であって
も、ゲート端縁の形状によって耐圧は異なり、例えば、
ゲート端縁の直線部における耐圧Ｂ ｖｏｓは１６０■
で、円弧部では１３０ｖであり、また角部では８０Ｖで
ある。
の曲率が大になればなるほど、実効チャネル長が直線部
のそれに比して短くなるが、例えば第７図に示す如く、
角部における短い実効チャネル長ＬＣ，の場合、耐圧特
性に大きな影響を与える。即ち、ｐ形のチャネル層７と
ドレイン−ドリフト領域としてのｎ形エピタキシャル層
３とが逆バイアスされ、ドレイン−ソース電圧が上昇す
ると、第７図中斜線で示す空乏領域が両方に拡大し、チ
ャネル層７内の空乏領域がソース領域８に接し、バンチ
スルーを惹起させる。このパンチスルー勅書が耐圧を決
定するが、その耐圧は短チャネルになるにつれ低くなり
、またチャネル層７内の不純物濃度が小さくなるにつれ
低くなる。同一のプロセスで形成した０ＭＯ３であって
も、ゲート端縁の形状によって耐圧は異なり、例えば、
ゲート端縁の直線部における耐圧Ｂ ｖｏｓは１６０■
で、円弧部では１３０ｖであり、また角部では８０Ｖで
ある。
一方、飽和電流１０（ｓｅｔ）は実効チャネル領域の不
純物濃度を下げることにより高くすることができるが、
不純物濃度を下げると、耐圧も低下する。
純物濃度を下げることにより高くすることができるが、
不純物濃度を下げると、耐圧も低下する。
実効チャネル領域の不純物濃度と耐圧ＢＶＤＳ、飽和電
流１０（ｓｅｔ）との間には、第８図に示す相互関係が
成立しており、したがって高耐圧且つ高飽和電流の０Ｍ
Ｏ３の実現が困難であった。
流１０（ｓｅｔ）との間には、第８図に示す相互関係が
成立しており、したがって高耐圧且つ高飽和電流の０Ｍ
Ｏ３の実現が困難であった。
そこで、本発明の課題は、ゲートの端縁形状又はその各
部の実効チャネル長を勘案して規定することにより、高
耐圧で高飽和電流の特性を持つ二重拡散ＭＯ３ＦＥＴを
提供することにある。
部の実効チャネル長を勘案して規定することにより、高
耐圧で高飽和電流の特性を持つ二重拡散ＭＯ３ＦＥＴを
提供することにある。
上記課題を解決するために、本発明が講じた手段は、ゲ
ート端縁が直線部とゲート自身に対して凹の曲率部をを
するようなゲート形状とすると共に、その曲率部の実効
チャネル長を直線部のそれ以上の長に設定したものであ
る。
ート端縁が直線部とゲート自身に対して凹の曲率部をを
するようなゲート形状とすると共に、その曲率部の実効
チャネル長を直線部のそれ以上の長に設定したものであ
る。
別の手段としては、ゲート端縁に亘る実効チャネル長の
制御を排除するために、ゲート端縁がそのゲート自身に
対して凹又は凸で曲率一様の曲率部のみからなるゲート
形状を選定したものである。
制御を排除するために、ゲート端縁がそのゲート自身に
対して凹又は凸で曲率一様の曲率部のみからなるゲート
形状を選定したものである。
ゲート端縁が直線部と凹の曲率部を有するゲート形状を
選択した場合であっても、曲率部の実効チャネル長が直
線部のそれ以上の長さであるから、曲率部の実効チャネ
ルの耐圧が直線部のそれ以下になることがなく、実質的
に局部的に存在する曲率部における耐圧で全体の耐圧が
制限されることなく、結果として高耐圧を得ることがで
きる。またかかる曲率部での耐圧低下防止を前提として
、平均的に実効チャネル長を従前に比しである程度短縮
可能で、これにより高い飽和電流特性を得ることができ
る。
選択した場合であっても、曲率部の実効チャネル長が直
線部のそれ以上の長さであるから、曲率部の実効チャネ
ルの耐圧が直線部のそれ以下になることがなく、実質的
に局部的に存在する曲率部における耐圧で全体の耐圧が
制限されることなく、結果として高耐圧を得ることがで
きる。またかかる曲率部での耐圧低下防止を前提として
、平均的に実効チャネル長を従前に比しである程度短縮
可能で、これにより高い飽和電流特性を得ることができ
る。
ゲート端縁がそのゲート自身に対して凹又は凸で曲率一
様の曲率部のみからなるゲート形状を選定した場合には
、通常プロセスによって実効チャネル長が実質的に同一
のチャネルを自動的に得ることができる故、局部的な耐
圧低下の問題がなく、これにより不純物濃度調整によっ
て実効チャネル長の長短を容易に最適化することができ
、高耐圧でしかも高飽和電流特性の０ＭＯ３が得られる
。
様の曲率部のみからなるゲート形状を選定した場合には
、通常プロセスによって実効チャネル長が実質的に同一
のチャネルを自動的に得ることができる故、局部的な耐
圧低下の問題がなく、これにより不純物濃度調整によっ
て実効チャネル長の長短を容易に最適化することができ
、高耐圧でしかも高飽和電流特性の０ＭＯ３が得られる
。
次に、本発明の実施例を添付図面に基づいて説明する。
第１図（ａ）は本発明に係る二重拡散ＭＯ３ＦＥＴの第
１実施例の平面図で、第１図（ｂ）は第１図（ａ）中の
Ｉｂ−１ｂ線に沿う切断図である。
１実施例の平面図で、第１図（ｂ）は第１図（ａ）中の
Ｉｂ−１ｂ線に沿う切断図である。
ｌはｐ形基板で、これはｎ形埋込層２を有する。
基板１上にはドレイン−ドリフト領域となるべきｎ形エ
ピタキシャル層３が成長形成されている。
ピタキシャル層３が成長形成されている。
４はｎ形埋込層２に接触するように形成されたドレイン
ウオールである。５はゲート酸化膜で、この上にはポリ
シリコンゲート１０が形成されている。
ウオールである。５はゲート酸化膜で、この上にはポリ
シリコンゲート１０が形成されている。
このポリシリコンゲート１０は比較的縦長に拡大した長
方形窓１０ａを有している。本実施例においては長方形
窓１０ａの横幅は第５図に示す方形窓６ａのそれとほぼ
等しくしであるが、縦幅はその数倍の長さに設定しであ
る。１１はゲート１０の長方形窓１０ａを介して拡散形
成されたｐ形のチャネル層である。１２は少なくとも長
方形窓１０ａの各角部にレジストマスク１３を覆いｎ形
不純物を導入して拡散形成したソース領域である。
方形窓１０ａを有している。本実施例においては長方形
窓１０ａの横幅は第５図に示す方形窓６ａのそれとほぼ
等しくしであるが、縦幅はその数倍の長さに設定しであ
る。１１はゲート１０の長方形窓１０ａを介して拡散形
成されたｐ形のチャネル層である。１２は少なくとも長
方形窓１０ａの各角部にレジストマスク１３を覆いｎ形
不純物を導入して拡散形成したソース領域である。
この角部における実効チャネル長は第２図に示す如＜Ｌ
’ＣＩで、直線部における実効チャネル長Ｌｌより短い
。即ち、ソース拡散においては角部のレジストマスク１
３によって横方向拡散長が抑制されるので、その分だけ
実効チャネル長が長くなる。
’ＣＩで、直線部における実効チャネル長Ｌｌより短い
。即ち、ソース拡散においては角部のレジストマスク１
３によって横方向拡散長が抑制されるので、その分だけ
実効チャネル長が長くなる。
角部における実効チャネル長が直線部のそれに比して長
いので、逆バイアス電圧を高くしても、第２図（ｂ）に
示す如く、角部の実効チャネル内での空乏領域（斜線で
示す）の拡大余裕ができ、低圧でのパンチスルーが発生
しにくくなる。したがって、角部でのチャネルの耐圧で
素子耐圧の限界が規定されないので、結果的に高耐圧を
得ることができる。
いので、逆バイアス電圧を高くしても、第２図（ｂ）に
示す如く、角部の実効チャネル内での空乏領域（斜線で
示す）の拡大余裕ができ、低圧でのパンチスルーが発生
しにくくなる。したがって、角部でのチャネルの耐圧で
素子耐圧の限界が規定されないので、結果的に高耐圧を
得ることができる。
直線部での実効チャネル長は一定であるため、例えばイ
オン注入のドーズ徽を少なくすることで、実効チャネル
領域の濃度を小さくしても（短チヤネル化）、耐圧が従
来と同じでも飽和電流特性を高くすることができる。換
言すれば、角部のチャネルでの耐圧低下が防止されるこ
とで、全体として短チヤネル化を最適化することができ
るので、耐圧向上と飽和電流増大とをバランス配分した
状態で、両者の特性を向上させることが可能である。
オン注入のドーズ徽を少なくすることで、実効チャネル
領域の濃度を小さくしても（短チヤネル化）、耐圧が従
来と同じでも飽和電流特性を高くすることができる。換
言すれば、角部のチャネルでの耐圧低下が防止されるこ
とで、全体として短チヤネル化を最適化することができ
るので、耐圧向上と飽和電流増大とをバランス配分した
状態で、両者の特性を向上させることが可能である。
また、上記実施例においては、角部の個数を極力少な（
するため、ゲートｌＯに長大な長方形窓１０ａを形成し
である。レジストマスク１３０個数を少なくさせ、各角
部における実効チャネル長ＬＣ。
するため、ゲートｌＯに長大な長方形窓１０ａを形成し
である。レジストマスク１３０個数を少なくさせ、各角
部における実効チャネル長ＬＣ。
を確保し、歩留を向上させるためである。
第３図（ａ）は本発明に係る二重拡散ＭＯ３ＦＥＴの第
２実施例の平面図で、第２図（５）は第２図（ａ）中の
ｌＩｂ −ｍｂ線に沿う切断図である。なお、同図にお
いて第１図に示す部分と同一部分には同一参照符号を付
しその説明を省略する。
２実施例の平面図で、第２図（５）は第２図（ａ）中の
ｌＩｂ −ｍｂ線に沿う切断図である。なお、同図にお
いて第１図に示す部分と同一部分には同一参照符号を付
しその説明を省略する。
この実施例におけるゲート２０は円形窓２０ａを有して
いる。即ち、ゲート端縁はゲート自身に対して凹で曲率
一様である。通常の二重拡散工程において、円形窓２０
ａを介して導入拡散されたチャネル層２１の横方向拡散
長はゲート端縁に沿って実質的に同一であり、また同様
に、ソース領域２２のそれも同一である。したがって、
それらの差である実効チャネル長ＬＣ１はいずれの部分
においても同一となってふり、同一プロセスにより形成
された直線部の実効チャネル長より短い。
いる。即ち、ゲート端縁はゲート自身に対して凹で曲率
一様である。通常の二重拡散工程において、円形窓２０
ａを介して導入拡散されたチャネル層２１の横方向拡散
長はゲート端縁に沿って実質的に同一であり、また同様
に、ソース領域２２のそれも同一である。したがって、
それらの差である実効チャネル長ＬＣ１はいずれの部分
においても同一となってふり、同一プロセスにより形成
された直線部の実効チャネル長より短い。
かかるゲート形状によれば、ゲートをマスクとしたセル
ファラインによってチャネル層２１及びソース領域２２
を共に形成し得るが、必然的に実効チャネル長ＬＣ３が
一様になるので、局部的な耐圧低下の原因がもともと存
在しないから、高い耐圧を確保することができる。した
がって、チャネル部分の拡散濃度を上げること（イオン
注入のドーズ量を上げる）ことによって、実効チャネル
長ＬＣｓを単独で最適値に設定できるので、高耐圧の下
で高い飽和電流を得ることができる。
ファラインによってチャネル層２１及びソース領域２２
を共に形成し得るが、必然的に実効チャネル長ＬＣ３が
一様になるので、局部的な耐圧低下の原因がもともと存
在しないから、高い耐圧を確保することができる。した
がって、チャネル部分の拡散濃度を上げること（イオン
注入のドーズ量を上げる）ことによって、実効チャネル
長ＬＣｓを単独で最適値に設定できるので、高耐圧の下
で高い飽和電流を得ることができる。
第４図（ａ）は本発明に係る二重拡散ＭＯ３ＦＥＴの第
３実施例を示す平面図で、第４図ら）は第４図（ａ）中
のｌ”ｔ／ｂ −［Ｖｂ線に沿う切断図である。なお、
同図において第１図に示す部分と同一部分には同一参照
符号を付しその説明を省略する。
３実施例を示す平面図で、第４図ら）は第４図（ａ）中
のｌ”ｔ／ｂ −［Ｖｂ線に沿う切断図である。なお、
同図において第１図に示す部分と同一部分には同一参照
符号を付しその説明を省略する。
この実施例においては、ゲート３０が夫々島状に独立し
た円形に形成されている。即ち、そのゲート端縁はゲー
ト自身に対して凸で曲率一様である。
た円形に形成されている。即ち、そのゲート端縁はゲー
ト自身に対して凸で曲率一様である。
この円形のゲート３０をマスクとしてセルファラインに
より二重拡散を行うと、チャネル層３１及びソース領域
３２が形成される。ゲート３０のゲート端縁が円形であ
ることから、いずれの部分をとっても横方向拡散長は実
質的に同一である。したがって、実効チャネル長Ｌ ｃ
ａはいかなる円弧部分においても同一である。この実
施例においても、局部的な実効チャネル長の不均一さが
存在しないので、高耐圧を得ることができる。
より二重拡散を行うと、チャネル層３１及びソース領域
３２が形成される。ゲート３０のゲート端縁が円形であ
ることから、いずれの部分をとっても横方向拡散長は実
質的に同一である。したがって、実効チャネル長Ｌ ｃ
ａはいかなる円弧部分においても同一である。この実
施例においても、局部的な実効チャネル長の不均一さが
存在しないので、高耐圧を得ることができる。
また、この実効チャネル長ＬＣ４は、直線部を有するゲ
ートを以て同一プロセスにより形成されたその直線部の
実効チャネル長より長（なっている。
ートを以て同一プロセスにより形成されたその直線部の
実効チャネル長より長（なっている。
したがって高耐圧を充分得ることができるものの、逆に
飽和電流が低下してしまうが、チャネル部分の拡散濃度
を下げる（イオン注入のドーズ量を下げる）ことで、実
効チャネル長Ｌ Ｃ４の値を単独で最適化できるので、
ある程度の自由度を保持しつつ、高耐圧と高飽和電流を
両立させることが可能である。
飽和電流が低下してしまうが、チャネル部分の拡散濃度
を下げる（イオン注入のドーズ量を下げる）ことで、実
効チャネル長Ｌ Ｃ４の値を単独で最適化できるので、
ある程度の自由度を保持しつつ、高耐圧と高飽和電流を
両立させることが可能である。
以上説明したように、本発明に係る二重拡散ＭＯ５ＦＥ
Ｔは、低耐圧の原因をなす曲率部の実効チャネル長を制
御して全体として高耐圧を確保したり、又は、ゲートを
マスクとするセルファラインによる二重拡散において通
常プロセスによっていかなる部分の実効チャネル長も自
動的に実質問−となり、局部的な実効チャネル長の制御
を不要とするゲート形状を選択することで、全体の耐圧
を規定する低耐圧の弱点部をなくすことにより、従来に
比してより高耐圧化ができる余裕の下で、全体としての
短チヤネル化をある程度促進させることができ、結果と
して高耐圧で高飽和電流を調和両立させることが可能で
ある。
Ｔは、低耐圧の原因をなす曲率部の実効チャネル長を制
御して全体として高耐圧を確保したり、又は、ゲートを
マスクとするセルファラインによる二重拡散において通
常プロセスによっていかなる部分の実効チャネル長も自
動的に実質問−となり、局部的な実効チャネル長の制御
を不要とするゲート形状を選択することで、全体の耐圧
を規定する低耐圧の弱点部をなくすことにより、従来に
比してより高耐圧化ができる余裕の下で、全体としての
短チヤネル化をある程度促進させることができ、結果と
して高耐圧で高飽和電流を調和両立させることが可能で
ある。
第１図（ａ）は本発明に係る二重拡散ＭＯ３ＦＥＴの第
１実施例の平面図で、第１図ら）は第１図（ａ）中の１
ｂ−１ｂ線に沿う切断図である。 第２図（ａ）は同実施例におけるゲートの角部を示す拡
大部分平面図で、第２図（ｂ）は第２図（ａ）中の■ｂ
−■ｂ線に沿う切断図である。 第３図（ａ）は本発明の第２実施例の平面図で、第３図
ら）は第３図（ａ）中の１ｌｌｂ −■ｂ線に沿う切断
図である。 第４図（ａ）は本発明の第３実施例の平面図で、第４図
ら）は第４図（ａ）中の■ｂ〜■ｂ線に沿う切断図であ
る。 第５図（ａ）は従来の二重拡散ＭＯ３ＦＥＴの一例を示
す平面図で、第５図（ｂ）は第５図（ａ）中のｙｂ −
ｙｂ線に沿う切断図である。 第６図（ａ）は第５図（ａ）におけるゲートの角部を示
す拡大部分平面図で、第６図わ）は円弧状のゲート端縁
を有する従来の二重拡散ＭＯ３ＦＥＴにおけるその円弧
部を示す拡大部分の平面図である。 第７図は第６図中の■−■線に沿う切断図である。 第８図は実効チャネル領域の拡散濃度と耐圧。 飽和電流の関係を示すグラフ図である。 ｌ ｐ形基板、２ ｎ形埋込層、３ ｎ形エピタキシャ
ル層、４ ドレインウオール、５ ゲート酸化膜、１０
．２０ ポリシリコンゲート、１０ａ長方形窓、２０
ａ 円形窓、１１．２１．３１ チャネル層、１２
．２２．３２ ソース領域、１３ レジストマスク
、３０ 円形のポリシリコンゲート、ＬｉＬ’Ｃ，。 ＬＣ３，ＬＣ４実効チャネル長。 第１図 直線部の実効チャネル長 目 角部の実効チャネル長 第 図 実効チャネル長 第 区 実効チャネル長 第 区 第 図 第 手続補正書岨発） １、事ｆ１１の表示 ２発明の名称 １１ｊ″願昭〆３−．３θ３６／３ 二を汰飯ピ０．’；、ＦＥ工 ３補正？するｒ。 １１（’ｌとの関係 １（−所 名 称
１実施例の平面図で、第１図ら）は第１図（ａ）中の１
ｂ−１ｂ線に沿う切断図である。 第２図（ａ）は同実施例におけるゲートの角部を示す拡
大部分平面図で、第２図（ｂ）は第２図（ａ）中の■ｂ
−■ｂ線に沿う切断図である。 第３図（ａ）は本発明の第２実施例の平面図で、第３図
ら）は第３図（ａ）中の１ｌｌｂ −■ｂ線に沿う切断
図である。 第４図（ａ）は本発明の第３実施例の平面図で、第４図
ら）は第４図（ａ）中の■ｂ〜■ｂ線に沿う切断図であ
る。 第５図（ａ）は従来の二重拡散ＭＯ３ＦＥＴの一例を示
す平面図で、第５図（ｂ）は第５図（ａ）中のｙｂ −
ｙｂ線に沿う切断図である。 第６図（ａ）は第５図（ａ）におけるゲートの角部を示
す拡大部分平面図で、第６図わ）は円弧状のゲート端縁
を有する従来の二重拡散ＭＯ３ＦＥＴにおけるその円弧
部を示す拡大部分の平面図である。 第７図は第６図中の■−■線に沿う切断図である。 第８図は実効チャネル領域の拡散濃度と耐圧。 飽和電流の関係を示すグラフ図である。 ｌ ｐ形基板、２ ｎ形埋込層、３ ｎ形エピタキシャ
ル層、４ ドレインウオール、５ ゲート酸化膜、１０
．２０ ポリシリコンゲート、１０ａ長方形窓、２０
ａ 円形窓、１１．２１．３１ チャネル層、１２
．２２．３２ ソース領域、１３ レジストマスク
、３０ 円形のポリシリコンゲート、ＬｉＬ’Ｃ，。 ＬＣ３，ＬＣ４実効チャネル長。 第１図 直線部の実効チャネル長 目 角部の実効チャネル長 第 図 実効チャネル長 第 区 実効チャネル長 第 区 第 図 第 手続補正書岨発） １、事ｆ１１の表示 ２発明の名称 １１ｊ″願昭〆３−．３θ３６／３ 二を汰飯ピ０．’；、ＦＥ工 ３補正？するｒ。 １１（’ｌとの関係 １（−所 名 称
Claims (2)
- （１）直下にチャネルを形成すべきゲート端縁が直線部
とそのゲート自身に対して凹の曲率部とを有し、該曲率
部の実効チャネル長が該直線部のそれ以上の長さである
ことを特徴とする二重拡散ＭＯＳＦＥＴ。 - （２）直下にチャネルを形成すべきゲート端縁がそのゲ
ート自身に対して凹又は凸で曲率一様の曲率部のみから
なることを特徴とする二重拡散ＭＯＳＦＥＴ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30361388A JPH02150068A (ja) | 1988-11-30 | 1988-11-30 | 二重拡散ｍｏｓｆｅｔ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP30361388A JPH02150068A (ja) | 1988-11-30 | 1988-11-30 | 二重拡散ｍｏｓｆｅｔ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02150068A true JPH02150068A (ja) | 1990-06-08 |
Family
ID=17923100
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP30361388A Pending JPH02150068A (ja) | 1988-11-30 | 1988-11-30 | 二重拡散ｍｏｓｆｅｔ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02150068A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281758A (ja) * | 1989-04-24 | 1990-11-19 | Shindengen Electric Mfg Co Ltd | 絶縁ゲート型電界効果トランジスタ |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848966A (ja) * | 1981-09-18 | 1983-03-23 | Sanyo Electric Co Ltd | 絶縁ゲ−ト電界効果半導体装置の製造方法 |
| JPS59149058A (ja) * | 1983-02-15 | 1984-08-25 | Matsushita Electric Works Ltd | Ｍｏｓ型トランジスタ |
| JPS61156882A (ja) * | 1984-12-28 | 1986-07-16 | Toshiba Corp | 二重拡散形絶縁ゲ−ト電界効果トランジスタ及びその製造方法 |
| JPS62179720A (ja) * | 1986-02-03 | 1987-08-06 | Hitachi Ltd | 多重拡散方法 |
| JPS62211955A (ja) * | 1986-03-12 | 1987-09-17 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1988
- 1988-11-30 JP JP30361388A patent/JPH02150068A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5848966A (ja) * | 1981-09-18 | 1983-03-23 | Sanyo Electric Co Ltd | 絶縁ゲ−ト電界効果半導体装置の製造方法 |
| JPS59149058A (ja) * | 1983-02-15 | 1984-08-25 | Matsushita Electric Works Ltd | Ｍｏｓ型トランジスタ |
| JPS61156882A (ja) * | 1984-12-28 | 1986-07-16 | Toshiba Corp | 二重拡散形絶縁ゲ−ト電界効果トランジスタ及びその製造方法 |
| JPS62179720A (ja) * | 1986-02-03 | 1987-08-06 | Hitachi Ltd | 多重拡散方法 |
| JPS62211955A (ja) * | 1986-03-12 | 1987-09-17 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02281758A (ja) * | 1989-04-24 | 1990-11-19 | Shindengen Electric Mfg Co Ltd | 絶縁ゲート型電界効果トランジスタ |
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