JPH0215087B2 - - Google Patents
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- JPH0215087B2 JPH0215087B2 JP57095395A JP9539582A JPH0215087B2 JP H0215087 B2 JPH0215087 B2 JP H0215087B2 JP 57095395 A JP57095395 A JP 57095395A JP 9539582 A JP9539582 A JP 9539582A JP H0215087 B2 JPH0215087 B2 JP H0215087B2
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Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はたとえば演算回路で使用される３入
力の全加算器に関する。 〔発明の技術的背景〕 第１図は相補型MOS FETを用いて構成した、
従来の全加算器の回路構成図である。この回路は
大別して２つのブロツクで構成されている。一方
のブロツクはＰチヤネルMOS FET（以下Ｐ−
MOSと略称する）Ｐ１〜Ｐ８およびＮチヤネル
MOS FET（以下Ｎ−MOSと略称する）Ｎ１〜Ｎ
８からなり、３つの入力信号DA，DB，DCから
和信号Soを得るためのもので、他方のブロツク
はＰ−MOS Ｐ９〜Ｐ１４およびＮ−MOS Ｎ９
〜Ｎ１４からなり、３つの入力信号DA，DB，
DCから桁上げ信号Coを得ている。すなわち、上
記３つの入力信号DA，DB，DCに対して和信号
Soおよび桁上げ信号Coは次のような論理式で示
される。 So＝DADBDC Co＝DA・DB＋DB・DC＋DC・DA ただし、は排他的論理和、・は論理積、＋は論
理和を表わす。 〔背景技術の問題点〕 上記のような相補型MOS FETを用いた全加
算器は回路構成が複雑で、FETの総数が28個と
多くなつてしまい。高集積化が困難となる欠点が
ある。しかも３つの各入力信号それぞれは多数の
FETに供給されるため、入力信号が駆動すべき
負荷が重くなつてしまい、高速動作が困難となる
欠点もある。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たもので、その目的は、相補型MOS FETを用
いて回路構成するに好適で、しかも素子数の低減
を図つて高集積化を可能とすると共に入力信号に
対する負荷を低減せしめて高速動作を可能とした
全加算器を提供することにある。 〔発明の概要〕 上記目的を達成するためにこの発明にあつて
は、第１および第２の排他論理和回路によつて第
１ないし第３の入力信号に対する和信号を求め、
第１または第２の入力信号のいずれか一方と第３
の入力信号とを第１の排他論理和回路の出力信号
に応じて選択回路で選択してこれを桁上げ信号と
するようにしている。 〔発明の実施例〕 第２図はこの発明の原理を説明するための全加
算器のブロツク構成図である。図において１〜３
は入力信号DA，DB，DCそれぞれが与えられる
入力信号線である。上記２つの入力信号線１，２
に与えられる入力信号DA，DBは、２入力の排
他論理和回路４の入力端子にそれぞれ与えられ
る。上記排他論理和回路４の出力信号線５に与え
られる入力信号DAとDBの排他論理和信号Ｅお
よび上記入力信号線３に与えられる入力信号DC
は、もう１つの２入力の排他論理和回路６の入力
端子にそれぞれ与えられる。また上記排他論理和
回路６の出力信号線７から上記３つの入力信号
DA，DB，DCに対する和信号Soが出力される。 また上記入力信号線２に与えられる入力信号
DBおよび入力信号線３に与えられる入力信号DC
は共に選択回路８の２つの入力端子に与えられ
る。上記出力信号線５に与えられる排他論理和信
号Ｅは上記選択回路８の制御端子に与えられる。
選択回路８はその制御端子に与えられる制御信号
のレベルが１レベルの時には入力信号線３の信号
を選択し、また０レベルの時には入力信号線２の
信号を選択し、この選択信号を出力信号線９から
桁上げ信号Coとして出力する。 上記構成において、一方の排他論理和回路４で
は２つの入力信号DA、DBのレベルが互いに異
なる時にその論理が成立し、このときその出力信
号線５には１レベルの排他論理和出力Ｅが得られ
る。同様に他方の排他論理和回路６では２つの入
力信号DC，Ｅのレベルが互いに異なる時にその
論理が成立し、このときその出力信号線７には１
レベルの和信号Soが得られる。したがつて、排
他論理和回路６の出力信号線７には、３つの入力
信号DA，DB，DCのいずれか１つあるいは３つ
全部が１レベルとなつているときに１レベルの和
信号Soが得られる。 一方、桁上げ信号Coは３つの入力信号DA，
DB，DCのうちいずれか２つ以上が１レベルとな
つているときに１レベルとなるものである。すな
わち、桁上げ信号Coが１レベルとなる時の入力
条件は次の４通りである。 DA＝１レベル、DB＝１レベル、DC＝０レ
ベル DA＝１レベル、DB＝０レベル、DC＝１レ
ベル DA＝０レベル、DB＝１レベル、DC＝１レ
ベル DA＝１レベル、DB＝１レベル、DC＝１レ
ベル 上記２つの入力条件およびの場合、排他論
理和回路４の出力信号線５の信号Ｅのレベルは１
レベルとなる。この時、選択回路８は入力信号線
３の信号すなわちDCを選択するため、桁上げ信
号Coは１レベルとなり、桁上げ有りとみなされ
る。 また、上記２つの入力条件およびの場合、
排他論理和回路４の出力信号線５の信号Ｅのレベ
ルは０レベルとなる。この時、選択回路８は入力
信号線２の信号すなわちDBを選択するため、桁
上げ信号Coは１レベルとなり、この場合にも桁
上げ有りとみなされる。 第３図は上記回路における３つの入力信号
DA，DB，DCに対する信号Ｅおよび和信号Soと
桁上げ信号Coの関係をまとめて示した図である。 第４図は上記第２図に示す全加算器を、実際に
相補型MOS FETを用いて構成した場合の回路
図である。図示するように、一方の排他論理和回
路４はＰ−MOS Ｐ２１〜Ｐ２３およびＮ−
MOS Ｎ２１〜Ｎ２３によつて構成され、他方の
排他論理和回路６はＰ−MOS Ｐ２４〜Ｐ２６お
よびＮ−MOS Ｎ２４〜Ｎ２６によつて構成さ
れ、さらに選択回路８はＰ−MOS Ｐ２７とＮ−
MOS Ｎ２７によつて構成されている。なお、こ
の第４図の場合、選択回路８の出力信号線９には
Ｐ−MOS Ｐ２８とＮ−MOS Ｎ２８とからなる
バツフア用のＣ−MOSインバータ１０が設けら
れており、桁上げ信号は反転されたの形でこ
のインバータ１０の出力信号線１１から得られる
ようになつている。 上記一方の排他論理和回路４は次のように結線
されている。まず２個のＮ−MOS Ｎ２１，Ｎ２
２が直列接続され、一方のＮ−MOS Ｎ２１の開
放端すなわちドレインまたはソース電極および他
方のＮ−MOS Ｎ２２のゲート電極が共に前記入
力信号線１に、他方のＮ−MOS Ｎ２２の開放端
すなわちドレインまたはソース電極および一方の
Ｎ−MOS Ｎ２１のゲート電極が共に前記入力信
号線２にそれぞれ接続される。正極性の電源電圧
VDD（１レベルに対応）印加点と上記両Ｎ−MOS
Ｎ２１，Ｎ２２の直列接続点Ｘとの間には２個の
Ｐ−MOS Ｐ２２，Ｐ２１が直列接続され、一方
のＰ−MOS Ｐ２２のゲート電極は前記入力信号
線２に、また他方のＰ−MOS Ｐ２１のゲート電
極は前記入力信号線１にそれぞれ接続される。ま
たＰ−MOS Ｐ２３とＮ−MOS Ｎ２３とが上記
電源電圧VDD印加点とアース（０レベルに対応）
点との間に直列接続されてＣ−MOSインバータ
１２を構成し、このＰ−MOS Ｐ２３とＮ−
MOS Ｎ２３のゲート電極は上記直列接続点Ｘに
共に接続される。 上記他方の排他論理和回路６は次のように結線
されている。まず２個のＮ−MOS Ｎ２４，Ｎ２
５が直列接続され、一方のＮ−MOS Ｎ２４の開
放端すなわちドレインまたはソース電極および他
方のＮ−MOS Ｎ２５のゲート電極が共に前記入
力信号線３に、他方のＮ−MOS Ｎ２５の開放端
すなわちドレインまたはソース電極および一方の
Ｎ−MOS Ｎ２４のゲート電極が共に前記出力信
号線５にそれぞれ接続される。VDD印加点と上記
両Ｎ−MOS Ｎ２４，Ｎ２５の直列接続点Ｙとの
間には２個のＰ−MOS Ｐ２５，Ｐ２４が直列接
続され、一方のＰ−MOS Ｐ２４のゲート電極は
前記入力信号線３に、また他方のＰ−MOS Ｐ２
５のゲート電極は前記入力信号線５にそれぞれ接
続される。またＰ−MOS Ｐ２６とＮ−MOS Ｎ
２６とがVDD印加点とアース点との間に直列接続
されてＣ−MOSインバータ１３を構成し、この
Ｐ−MOS Ｐ２６とＮ−MOS Ｎ２６のゲート電
極は上記直列接続点Ｙに共に接続される。 上記選択回路８は次のように結線されている。
Ｐ−MOS Ｐ２７とＮ−MOS Ｎ２７とが直列接
続され、Ｐ−MOS Ｐ２７と開放端すなわちドレ
インまたはソース電極は前記入力信号線２に、Ｎ
−MOS Ｎ２７の開放端すなわちドレインまたは
ソース電極は前記入力信号線３にそれぞれ接続さ
れ、さらにＰ−MOS Ｐ２７およびＮ−MOS Ｎ
２７のゲート電極は前記入力信号線５に共に接続
されている。 上記一方の排他論理和回路４では次のようにし
て入力信号DAとDBとの排他論理和信号が得ら
れる。まず両入力信号DA，DBが共に０レベル
の場合、Ｎ−MOS Ｎ２１，Ｎ２２は共にオフ
し、Ｐ−MOS Ｐ２１，Ｐ２２は共にオンする。
このとき、オンしている２個のＰ−MOS Ｐ２
１，Ｐ２２により、接続点Ｘは１レベルに設定さ
れる。この１レベル信号はインバータ１２によつ
て反転されるので、出力信号線５は０レベルに設
定される。次に両入力信号DA，DBが共に１レ
ベルの場合、Ｎ−MOS Ｎ２１，Ｎ２２は共にオ
ンし、Ｐ−MOS Ｐ２１，Ｐ２２は共にオフす
る。このときはオンしている２個のＮ−MOS Ｎ
２１，Ｎ２２と入力信号線１，２の１レベルの入
力信号DA，DBとにより、接続点Ｘは１レベル
に設定される。この１レベル信号は上記と同様に
インバータ１２によつて反転されるので、出力信
号線５は０レベルに設定される。さらに次に入力
信号DA，DBのレベルが異なつている場合、Ｐ
−MOS Ｐ２１とＰ２２はどちらかがオフするの
で、Ｐ−MOS Ｐ２２とＰ２１との経路で接続点
Ｘは１レベルに設定されることはない。このと
き、一方の入力信号DAが１レベルでかつ他方の
入力信号DBが０レベルになつていれば、Ｎ−
MOS Ｎ２１がオフし、Ｎ−MOS Ｎ２２はオン
する。このとき、オンしているＮ−MOS Ｎ２２
を介して、０レベルとなつている入力信号DBが
接続点Ｘに伝えられて、ここのレベルは０レベル
に設定される。この０レベル信号はインバータ１
２によつて反転されるので、出力信号線５は１レ
ベルに設定される。また入力信号DA，DBのレ
ベルが異なつている場合で、一方のDAが０レベ
ルでかつ他方のDBが１レベルになつていれば、
今度はＮ−MOS Ｎ２１がオンし、Ｎ−MOS Ｎ
２２はオフする。このときには、オンしているＮ
−MOS Ｎ２１を介して０レベルとなつている入
力信号DAが接続点Ｘに伝えられるので、ここの
レベルは０レベルに、また出力信号線５は１レベ
ルにそれぞれ設定される。 このようにこの排他論理和回路４では入力信号
DAとDBの排他論理和信号が得られる。またも
う１つの排他論理和回路６でも入力信号が異なる
だけで、同じようにして２つの信号の排他論理和
信号が得られる。 上記選択回路８では次のようにして２つの信号
が選択される。まず入力信号DAおよびDBが共
に０レベルまたは共に１レベルの場合、上記した
ように出力信号線５の信号Ｅは０レベルとなる。
このとき、Ｐ−MOS Ｐ２７はオンし、Ｎ−
MOS Ｎ２７はオフする。この結果、オンしてい
るＰ−MOS Ｐ２７を介して入力信号線２の信号
DBが出力信号線９に伝えられる。つまり、信号
DA，DBが共に１レベルの場合には必らず桁上
げが生じるので、１レベルとなつている信号DB
が桁上げ信号Coとして出力信号線９に伝えられ、
またこれとは反対に入力信号DA，DBが共に０
レベルの場合には桁上げは生じないので０レベル
となつている信号DBが桁上げ信号Coとして出力
信号線９に伝えられる。また入力信号DAとDB
とが互いに異なるレベルの場合、上記したように
出力信号線５の信号Ｅは１レベルとなる。このと
き、Ｐ−MOS Ｐ２７はオフし、Ｎ−MOS Ｎ２
７がオンする。この結果、オンしているＮ−
MOS Ｎ２７を介して入力信号線３の信号DCが
出力信号線９に伝えられる。つまり、２つの入力
信号DA，DBが互いに異なるレベルになつてい
る場合にはいずれか１つが１レベルであり、もう
１つの入力信号DCのレベルによつて桁上げが生
じるか否かが決定される。したがつて、この場合
には入力信号DCをそのまま桁上げ信号Coとして
出力すればよいのである。 このようにこの選択回路８では３つの入力信号
DA，DB，DCに対する桁上げ信号Coが得られ
る。 ところで、上記第４図に示すように、相補型
MOS FETを用いて構成された全加算器は、前
記第１図に示す従来回路を構成するのに必要とす
るMOS FETの数28個に対し、わずか16個の
MOS FETで構成できる。このため、従来回路
よりもMOS FETの数を12個削減でき、これに
よつて高集積化が実現できる。しかも３つの各入
力信号DA，DB，DCは多くともわずか４個の
FETのゲート電極およびソースまたはドレイン
電極に供給され、前記第１図に示す従来回路にお
いて最も少ない６個に対して少くすることがで
き、この結果、負荷が軽減されて高速動作が可能
となる。 第５図はこの発明の途中の過程で考えられた全
加算器の具体的な構成を示す回路図である。この
回路が前記第４図回路と異なつているところは、
前記Ｎ−MOS Ｎ２７に対してＰ−MOS Ｐ２９
が、また前記Ｐ−MOS Ｐ２７に対してＮ−
MOS Ｎ２９がそれぞれ並列接続されていること
である。そして上記Ｐ−MOS Ｐ２９およびＮ−
MOS Ｎ２９のゲート電極は、前記出力信号線５
に与えられる信号の否定信号すなわちＣ−MOS
インバータ１２の入力信号が与えられる。すなわ
ち、この回路では、選択回路８が、並列接続され
たＮ−MOS Ｎ２７とＰ−MOS Ｐ２９からなる
並列回路と、この並列回路に直列接続される並列
接続されたＰ−MOS Ｐ２７とＮ−MOS Ｎ２９
からなるもう１つの並列回路によつて構成されて
いる。 この回路では、Ｎ−MOS Ｎ２７がオンする時
にはＰ−MOS Ｐ２９が、またＰ−MOS Ｐ２７
がオンする時にはＮ−MOS Ｎ２９がそれぞれ同
時にオンするため、出力信号線９における信号の
レベルは１レベルならばよりVDDに近いレベル
に、また０レベルならばよりアースレベルに近い
レベルにそれぞれ設定される。 なお、この回路で用いられるMOS FETの数
は第４図回路よりも２個増加して18個となるが、
まだ従来回路の28個よりは大幅に少なくすること
ができる。 ところで全加算器を複数個用いて演算を行なう
加算器、乗算器等においては、１つの全加算器の
和信号及び桁上げ信号は次第の全加算器の入力信
号として与えられることが多い。 第６図は上記したように、複数個の全加算器を
多段接続する場合に適したこの発明の実施例の構
成を示す回路図である。この回路では１つの入力
信号DCの代りにその反転信号を入力し、かつ
和信号としてはを得るようにしさらに桁上げ
信号としてCoを得るようにし、また前段の和信
号を後段の１つの入力信号とするようにし
たものである。そして選択回路８に与えられる一
方の入力信号の極性を合わせるために入力信号線
２の途中にＰ−MOS Ｐ３０とＮ−MOS Ｎ３０
からなるＣ−MOSインバータ１４が設けられて
いる。 この実施例回路は、出力信号線７における和信
号が出力信号線１１における桁上げ信号Coよ
りも遅く発生する場合に適しており、このような
場合に出力信号線７を次段の入力信号線３に接続
すると高速化が図れる。つまり、入力信号線１，
２に入力信号DA，DBがそれぞれ供給されてか
ら出力信号線５に排他論理和信号Ｅが現われるま
での遅れ時間が入力信号線３の時間的余裕となる
ため、３つの入力信号のうち最も速く生じる入力
信号を入力信号線２に、次に生じる入力信号を入
力信号線１に、最も遅く生じる入力信号を入力信
号線３にそれぞれ供給することにより高速化が図
れる。 このように上記実施例回路における全加算器
は、MOS FETの総数が20個であり、従来回路
の28個に対して大幅に減少させることができる。
したがつて、高集積化が可能である。またすべて
の入力信号DA，DB，DCがそのゲートおよびソ
ースまたはドレイン電極に供給されるMOS
FETの総数が、従来の22個に対して、最も多い
実施例回路で13個に減少するため、入力で駆動す
べき負荷が軽くてすみ、高速動作が可能となる。 また、第１図に示す従来回路では各入力信号
DA，DB，DCおよび和信号So、桁上げ信号Coは
その意味有りレベル（すなわちたとえばCoが１
レベルの時に桁上げが有る）が１レベルである正
論理信号に規定されている。ところがこの発明の
回路では１レベル、０レベルどちらのレベルも意
味有りレベルとすることができる正、負両極性の
論理信号を使用することができる。たとえば、第
６図の実施例回路では、第７図に示すように２種
の異なる極性の組合せを持つ３つの入力信号
DA，DB，DCも扱え、またさらに選択回路８を
構成するＰ−MOS Ｐ２７，Ｐ２９をＮ−MOS
に、Ｎ−MOS Ｎ２７，Ｎ２９をＰ−MOSにそ
れぞれ置き換えることにより、第８図に示すよう
な組合せを持つ入力信号も扱うことができる。 また、この発明の回路が相補MOS FETを用
いて回路構成するのに適していることは、桁上げ
信号を得るための選択回路８が１つの制御信号で
実現されていることに起因している。 〔発明の効果〕 以上説明したようにこの発明によれば、相補型
MOS FETを用いて回路構成するに好適で、し
かも素子数の低減を図つて高集積化を可能とする
と共に入力信号に対する負荷を低減せしめて高速
動作を可能とした全加算器を提供することができ
る。
力の全加算器に関する。 〔発明の技術的背景〕 第１図は相補型MOS FETを用いて構成した、
従来の全加算器の回路構成図である。この回路は
大別して２つのブロツクで構成されている。一方
のブロツクはＰチヤネルMOS FET（以下Ｐ−
MOSと略称する）Ｐ１〜Ｐ８およびＮチヤネル
MOS FET（以下Ｎ−MOSと略称する）Ｎ１〜Ｎ
８からなり、３つの入力信号DA，DB，DCから
和信号Soを得るためのもので、他方のブロツク
はＰ−MOS Ｐ９〜Ｐ１４およびＮ−MOS Ｎ９
〜Ｎ１４からなり、３つの入力信号DA，DB，
DCから桁上げ信号Coを得ている。すなわち、上
記３つの入力信号DA，DB，DCに対して和信号
Soおよび桁上げ信号Coは次のような論理式で示
される。 So＝DADBDC Co＝DA・DB＋DB・DC＋DC・DA ただし、は排他的論理和、・は論理積、＋は論
理和を表わす。 〔背景技術の問題点〕 上記のような相補型MOS FETを用いた全加
算器は回路構成が複雑で、FETの総数が28個と
多くなつてしまい。高集積化が困難となる欠点が
ある。しかも３つの各入力信号それぞれは多数の
FETに供給されるため、入力信号が駆動すべき
負荷が重くなつてしまい、高速動作が困難となる
欠点もある。 〔発明の目的〕 この発明は上記のような事情を考慮してなされ
たもので、その目的は、相補型MOS FETを用
いて回路構成するに好適で、しかも素子数の低減
を図つて高集積化を可能とすると共に入力信号に
対する負荷を低減せしめて高速動作を可能とした
全加算器を提供することにある。 〔発明の概要〕 上記目的を達成するためにこの発明にあつて
は、第１および第２の排他論理和回路によつて第
１ないし第３の入力信号に対する和信号を求め、
第１または第２の入力信号のいずれか一方と第３
の入力信号とを第１の排他論理和回路の出力信号
に応じて選択回路で選択してこれを桁上げ信号と
するようにしている。 〔発明の実施例〕 第２図はこの発明の原理を説明するための全加
算器のブロツク構成図である。図において１〜３
は入力信号DA，DB，DCそれぞれが与えられる
入力信号線である。上記２つの入力信号線１，２
に与えられる入力信号DA，DBは、２入力の排
他論理和回路４の入力端子にそれぞれ与えられ
る。上記排他論理和回路４の出力信号線５に与え
られる入力信号DAとDBの排他論理和信号Ｅお
よび上記入力信号線３に与えられる入力信号DC
は、もう１つの２入力の排他論理和回路６の入力
端子にそれぞれ与えられる。また上記排他論理和
回路６の出力信号線７から上記３つの入力信号
DA，DB，DCに対する和信号Soが出力される。 また上記入力信号線２に与えられる入力信号
DBおよび入力信号線３に与えられる入力信号DC
は共に選択回路８の２つの入力端子に与えられ
る。上記出力信号線５に与えられる排他論理和信
号Ｅは上記選択回路８の制御端子に与えられる。
選択回路８はその制御端子に与えられる制御信号
のレベルが１レベルの時には入力信号線３の信号
を選択し、また０レベルの時には入力信号線２の
信号を選択し、この選択信号を出力信号線９から
桁上げ信号Coとして出力する。 上記構成において、一方の排他論理和回路４で
は２つの入力信号DA、DBのレベルが互いに異
なる時にその論理が成立し、このときその出力信
号線５には１レベルの排他論理和出力Ｅが得られ
る。同様に他方の排他論理和回路６では２つの入
力信号DC，Ｅのレベルが互いに異なる時にその
論理が成立し、このときその出力信号線７には１
レベルの和信号Soが得られる。したがつて、排
他論理和回路６の出力信号線７には、３つの入力
信号DA，DB，DCのいずれか１つあるいは３つ
全部が１レベルとなつているときに１レベルの和
信号Soが得られる。 一方、桁上げ信号Coは３つの入力信号DA，
DB，DCのうちいずれか２つ以上が１レベルとな
つているときに１レベルとなるものである。すな
わち、桁上げ信号Coが１レベルとなる時の入力
条件は次の４通りである。 DA＝１レベル、DB＝１レベル、DC＝０レ
ベル DA＝１レベル、DB＝０レベル、DC＝１レ
ベル DA＝０レベル、DB＝１レベル、DC＝１レ
ベル DA＝１レベル、DB＝１レベル、DC＝１レ
ベル 上記２つの入力条件およびの場合、排他論
理和回路４の出力信号線５の信号Ｅのレベルは１
レベルとなる。この時、選択回路８は入力信号線
３の信号すなわちDCを選択するため、桁上げ信
号Coは１レベルとなり、桁上げ有りとみなされ
る。 また、上記２つの入力条件およびの場合、
排他論理和回路４の出力信号線５の信号Ｅのレベ
ルは０レベルとなる。この時、選択回路８は入力
信号線２の信号すなわちDBを選択するため、桁
上げ信号Coは１レベルとなり、この場合にも桁
上げ有りとみなされる。 第３図は上記回路における３つの入力信号
DA，DB，DCに対する信号Ｅおよび和信号Soと
桁上げ信号Coの関係をまとめて示した図である。 第４図は上記第２図に示す全加算器を、実際に
相補型MOS FETを用いて構成した場合の回路
図である。図示するように、一方の排他論理和回
路４はＰ−MOS Ｐ２１〜Ｐ２３およびＮ−
MOS Ｎ２１〜Ｎ２３によつて構成され、他方の
排他論理和回路６はＰ−MOS Ｐ２４〜Ｐ２６お
よびＮ−MOS Ｎ２４〜Ｎ２６によつて構成さ
れ、さらに選択回路８はＰ−MOS Ｐ２７とＮ−
MOS Ｎ２７によつて構成されている。なお、こ
の第４図の場合、選択回路８の出力信号線９には
Ｐ−MOS Ｐ２８とＮ−MOS Ｎ２８とからなる
バツフア用のＣ−MOSインバータ１０が設けら
れており、桁上げ信号は反転されたの形でこ
のインバータ１０の出力信号線１１から得られる
ようになつている。 上記一方の排他論理和回路４は次のように結線
されている。まず２個のＮ−MOS Ｎ２１，Ｎ２
２が直列接続され、一方のＮ−MOS Ｎ２１の開
放端すなわちドレインまたはソース電極および他
方のＮ−MOS Ｎ２２のゲート電極が共に前記入
力信号線１に、他方のＮ−MOS Ｎ２２の開放端
すなわちドレインまたはソース電極および一方の
Ｎ−MOS Ｎ２１のゲート電極が共に前記入力信
号線２にそれぞれ接続される。正極性の電源電圧
VDD（１レベルに対応）印加点と上記両Ｎ−MOS
Ｎ２１，Ｎ２２の直列接続点Ｘとの間には２個の
Ｐ−MOS Ｐ２２，Ｐ２１が直列接続され、一方
のＰ−MOS Ｐ２２のゲート電極は前記入力信号
線２に、また他方のＰ−MOS Ｐ２１のゲート電
極は前記入力信号線１にそれぞれ接続される。ま
たＰ−MOS Ｐ２３とＮ−MOS Ｎ２３とが上記
電源電圧VDD印加点とアース（０レベルに対応）
点との間に直列接続されてＣ−MOSインバータ
１２を構成し、このＰ−MOS Ｐ２３とＮ−
MOS Ｎ２３のゲート電極は上記直列接続点Ｘに
共に接続される。 上記他方の排他論理和回路６は次のように結線
されている。まず２個のＮ−MOS Ｎ２４，Ｎ２
５が直列接続され、一方のＮ−MOS Ｎ２４の開
放端すなわちドレインまたはソース電極および他
方のＮ−MOS Ｎ２５のゲート電極が共に前記入
力信号線３に、他方のＮ−MOS Ｎ２５の開放端
すなわちドレインまたはソース電極および一方の
Ｎ−MOS Ｎ２４のゲート電極が共に前記出力信
号線５にそれぞれ接続される。VDD印加点と上記
両Ｎ−MOS Ｎ２４，Ｎ２５の直列接続点Ｙとの
間には２個のＰ−MOS Ｐ２５，Ｐ２４が直列接
続され、一方のＰ−MOS Ｐ２４のゲート電極は
前記入力信号線３に、また他方のＰ−MOS Ｐ２
５のゲート電極は前記入力信号線５にそれぞれ接
続される。またＰ−MOS Ｐ２６とＮ−MOS Ｎ
２６とがVDD印加点とアース点との間に直列接続
されてＣ−MOSインバータ１３を構成し、この
Ｐ−MOS Ｐ２６とＮ−MOS Ｎ２６のゲート電
極は上記直列接続点Ｙに共に接続される。 上記選択回路８は次のように結線されている。
Ｐ−MOS Ｐ２７とＮ−MOS Ｎ２７とが直列接
続され、Ｐ−MOS Ｐ２７と開放端すなわちドレ
インまたはソース電極は前記入力信号線２に、Ｎ
−MOS Ｎ２７の開放端すなわちドレインまたは
ソース電極は前記入力信号線３にそれぞれ接続さ
れ、さらにＰ−MOS Ｐ２７およびＮ−MOS Ｎ
２７のゲート電極は前記入力信号線５に共に接続
されている。 上記一方の排他論理和回路４では次のようにし
て入力信号DAとDBとの排他論理和信号が得ら
れる。まず両入力信号DA，DBが共に０レベル
の場合、Ｎ−MOS Ｎ２１，Ｎ２２は共にオフ
し、Ｐ−MOS Ｐ２１，Ｐ２２は共にオンする。
このとき、オンしている２個のＰ−MOS Ｐ２
１，Ｐ２２により、接続点Ｘは１レベルに設定さ
れる。この１レベル信号はインバータ１２によつ
て反転されるので、出力信号線５は０レベルに設
定される。次に両入力信号DA，DBが共に１レ
ベルの場合、Ｎ−MOS Ｎ２１，Ｎ２２は共にオ
ンし、Ｐ−MOS Ｐ２１，Ｐ２２は共にオフす
る。このときはオンしている２個のＮ−MOS Ｎ
２１，Ｎ２２と入力信号線１，２の１レベルの入
力信号DA，DBとにより、接続点Ｘは１レベル
に設定される。この１レベル信号は上記と同様に
インバータ１２によつて反転されるので、出力信
号線５は０レベルに設定される。さらに次に入力
信号DA，DBのレベルが異なつている場合、Ｐ
−MOS Ｐ２１とＰ２２はどちらかがオフするの
で、Ｐ−MOS Ｐ２２とＰ２１との経路で接続点
Ｘは１レベルに設定されることはない。このと
き、一方の入力信号DAが１レベルでかつ他方の
入力信号DBが０レベルになつていれば、Ｎ−
MOS Ｎ２１がオフし、Ｎ−MOS Ｎ２２はオン
する。このとき、オンしているＮ−MOS Ｎ２２
を介して、０レベルとなつている入力信号DBが
接続点Ｘに伝えられて、ここのレベルは０レベル
に設定される。この０レベル信号はインバータ１
２によつて反転されるので、出力信号線５は１レ
ベルに設定される。また入力信号DA，DBのレ
ベルが異なつている場合で、一方のDAが０レベ
ルでかつ他方のDBが１レベルになつていれば、
今度はＮ−MOS Ｎ２１がオンし、Ｎ−MOS Ｎ
２２はオフする。このときには、オンしているＮ
−MOS Ｎ２１を介して０レベルとなつている入
力信号DAが接続点Ｘに伝えられるので、ここの
レベルは０レベルに、また出力信号線５は１レベ
ルにそれぞれ設定される。 このようにこの排他論理和回路４では入力信号
DAとDBの排他論理和信号が得られる。またも
う１つの排他論理和回路６でも入力信号が異なる
だけで、同じようにして２つの信号の排他論理和
信号が得られる。 上記選択回路８では次のようにして２つの信号
が選択される。まず入力信号DAおよびDBが共
に０レベルまたは共に１レベルの場合、上記した
ように出力信号線５の信号Ｅは０レベルとなる。
このとき、Ｐ−MOS Ｐ２７はオンし、Ｎ−
MOS Ｎ２７はオフする。この結果、オンしてい
るＰ−MOS Ｐ２７を介して入力信号線２の信号
DBが出力信号線９に伝えられる。つまり、信号
DA，DBが共に１レベルの場合には必らず桁上
げが生じるので、１レベルとなつている信号DB
が桁上げ信号Coとして出力信号線９に伝えられ、
またこれとは反対に入力信号DA，DBが共に０
レベルの場合には桁上げは生じないので０レベル
となつている信号DBが桁上げ信号Coとして出力
信号線９に伝えられる。また入力信号DAとDB
とが互いに異なるレベルの場合、上記したように
出力信号線５の信号Ｅは１レベルとなる。このと
き、Ｐ−MOS Ｐ２７はオフし、Ｎ−MOS Ｎ２
７がオンする。この結果、オンしているＮ−
MOS Ｎ２７を介して入力信号線３の信号DCが
出力信号線９に伝えられる。つまり、２つの入力
信号DA，DBが互いに異なるレベルになつてい
る場合にはいずれか１つが１レベルであり、もう
１つの入力信号DCのレベルによつて桁上げが生
じるか否かが決定される。したがつて、この場合
には入力信号DCをそのまま桁上げ信号Coとして
出力すればよいのである。 このようにこの選択回路８では３つの入力信号
DA，DB，DCに対する桁上げ信号Coが得られ
る。 ところで、上記第４図に示すように、相補型
MOS FETを用いて構成された全加算器は、前
記第１図に示す従来回路を構成するのに必要とす
るMOS FETの数28個に対し、わずか16個の
MOS FETで構成できる。このため、従来回路
よりもMOS FETの数を12個削減でき、これに
よつて高集積化が実現できる。しかも３つの各入
力信号DA，DB，DCは多くともわずか４個の
FETのゲート電極およびソースまたはドレイン
電極に供給され、前記第１図に示す従来回路にお
いて最も少ない６個に対して少くすることがで
き、この結果、負荷が軽減されて高速動作が可能
となる。 第５図はこの発明の途中の過程で考えられた全
加算器の具体的な構成を示す回路図である。この
回路が前記第４図回路と異なつているところは、
前記Ｎ−MOS Ｎ２７に対してＰ−MOS Ｐ２９
が、また前記Ｐ−MOS Ｐ２７に対してＮ−
MOS Ｎ２９がそれぞれ並列接続されていること
である。そして上記Ｐ−MOS Ｐ２９およびＮ−
MOS Ｎ２９のゲート電極は、前記出力信号線５
に与えられる信号の否定信号すなわちＣ−MOS
インバータ１２の入力信号が与えられる。すなわ
ち、この回路では、選択回路８が、並列接続され
たＮ−MOS Ｎ２７とＰ−MOS Ｐ２９からなる
並列回路と、この並列回路に直列接続される並列
接続されたＰ−MOS Ｐ２７とＮ−MOS Ｎ２９
からなるもう１つの並列回路によつて構成されて
いる。 この回路では、Ｎ−MOS Ｎ２７がオンする時
にはＰ−MOS Ｐ２９が、またＰ−MOS Ｐ２７
がオンする時にはＮ−MOS Ｎ２９がそれぞれ同
時にオンするため、出力信号線９における信号の
レベルは１レベルならばよりVDDに近いレベル
に、また０レベルならばよりアースレベルに近い
レベルにそれぞれ設定される。 なお、この回路で用いられるMOS FETの数
は第４図回路よりも２個増加して18個となるが、
まだ従来回路の28個よりは大幅に少なくすること
ができる。 ところで全加算器を複数個用いて演算を行なう
加算器、乗算器等においては、１つの全加算器の
和信号及び桁上げ信号は次第の全加算器の入力信
号として与えられることが多い。 第６図は上記したように、複数個の全加算器を
多段接続する場合に適したこの発明の実施例の構
成を示す回路図である。この回路では１つの入力
信号DCの代りにその反転信号を入力し、かつ
和信号としてはを得るようにしさらに桁上げ
信号としてCoを得るようにし、また前段の和信
号を後段の１つの入力信号とするようにし
たものである。そして選択回路８に与えられる一
方の入力信号の極性を合わせるために入力信号線
２の途中にＰ−MOS Ｐ３０とＮ−MOS Ｎ３０
からなるＣ−MOSインバータ１４が設けられて
いる。 この実施例回路は、出力信号線７における和信
号が出力信号線１１における桁上げ信号Coよ
りも遅く発生する場合に適しており、このような
場合に出力信号線７を次段の入力信号線３に接続
すると高速化が図れる。つまり、入力信号線１，
２に入力信号DA，DBがそれぞれ供給されてか
ら出力信号線５に排他論理和信号Ｅが現われるま
での遅れ時間が入力信号線３の時間的余裕となる
ため、３つの入力信号のうち最も速く生じる入力
信号を入力信号線２に、次に生じる入力信号を入
力信号線１に、最も遅く生じる入力信号を入力信
号線３にそれぞれ供給することにより高速化が図
れる。 このように上記実施例回路における全加算器
は、MOS FETの総数が20個であり、従来回路
の28個に対して大幅に減少させることができる。
したがつて、高集積化が可能である。またすべて
の入力信号DA，DB，DCがそのゲートおよびソ
ースまたはドレイン電極に供給されるMOS
FETの総数が、従来の22個に対して、最も多い
実施例回路で13個に減少するため、入力で駆動す
べき負荷が軽くてすみ、高速動作が可能となる。 また、第１図に示す従来回路では各入力信号
DA，DB，DCおよび和信号So、桁上げ信号Coは
その意味有りレベル（すなわちたとえばCoが１
レベルの時に桁上げが有る）が１レベルである正
論理信号に規定されている。ところがこの発明の
回路では１レベル、０レベルどちらのレベルも意
味有りレベルとすることができる正、負両極性の
論理信号を使用することができる。たとえば、第
６図の実施例回路では、第７図に示すように２種
の異なる極性の組合せを持つ３つの入力信号
DA，DB，DCも扱え、またさらに選択回路８を
構成するＰ−MOS Ｐ２７，Ｐ２９をＮ−MOS
に、Ｎ−MOS Ｎ２７，Ｎ２９をＰ−MOSにそ
れぞれ置き換えることにより、第８図に示すよう
な組合せを持つ入力信号も扱うことができる。 また、この発明の回路が相補MOS FETを用
いて回路構成するのに適していることは、桁上げ
信号を得るための選択回路８が１つの制御信号で
実現されていることに起因している。 〔発明の効果〕 以上説明したようにこの発明によれば、相補型
MOS FETを用いて回路構成するに好適で、し
かも素子数の低減を図つて高集積化を可能とする
と共に入力信号に対する負荷を低減せしめて高速
動作を可能とした全加算器を提供することができ
る。
第１図は従来の全加算器の回路構成図、第２図
はこの発明の原理を説明するための全加算器のブ
ロツク構成図、第３図は第２図の全加算器の各信
号のレベル関係をまとめて示す図、第４図及び第
５図はそれぞれこの発明の途中の過程で考えられ
た全加算器の具体的回路図、第６図はこの発明の
一実施例の回路図、第７図および第８図はそれぞ
れこの発明を説明するためのもので各信号の極性
関係をまとめて示す図である。 １，２，３……入力信号線、４，６……排他論
理和回路、５，７，９，１１……出力信号線、８
……選択回路、１０，１２，１３，１４……Ｃ−
MOSインバータ、Ｐ２１〜Ｐ３０……Ｐチヤネ
ルMOS FET、Ｎ２１〜Ｎ３０……Ｎチヤネル
MOS FET。
はこの発明の原理を説明するための全加算器のブ
ロツク構成図、第３図は第２図の全加算器の各信
号のレベル関係をまとめて示す図、第４図及び第
５図はそれぞれこの発明の途中の過程で考えられ
た全加算器の具体的回路図、第６図はこの発明の
一実施例の回路図、第７図および第８図はそれぞ
れこの発明を説明するためのもので各信号の極性
関係をまとめて示す図である。 １，２，３……入力信号線、４，６……排他論
理和回路、５，７，９，１１……出力信号線、８
……選択回路、１０，１２，１３，１４……Ｃ−
MOSインバータ、Ｐ２１〜Ｐ３０……Ｐチヤネ
ルMOS FET、Ｎ２１〜Ｎ３０……Ｎチヤネル
MOS FET。
Claims (1)
- 【特許請求の範囲】 １ 第１の入力信号線の信号と第２の入力信号線
の信号との排他的論理和信号を得る第１の排他的
論理和回路と、上記第１の排他的論理和回路の出
力信号と第３の入力信号線の信号との排他的論理
和信号を得てこれを和信号として出力する第２の
排他的論理和回路と、上記第２の入力信号線の信
号を反転する反転回路と、第１の排他的論理和回
路の出力信号に応じて上記第１および第２の入力
信号線のいずれか一方の信号と上記反転回路の出
力信号とを選択しこれを桁上げ信号として出力す
る選択手段とを具備し、 上記第１の排他的論理和回路は、直列接続さ
れ、ゲートが上記第１、第２の入力信号線に接続
され、それぞれの開放端が第２及び第１の入力信
号線に接続される第１導電型の第１及び第２の
MOS FETと、電源電圧の印加点と上記第１及
び第２のMOS FETの直列接続点との間に直列
接続され、ゲートが上記第１及び第２の入力信号
線に接続される第２導電型の第３及び第４の
MOS FETと、電源電圧の印加点とアース点と
の間に直列接続され、ゲートが上記第１及び第２
のMOS FETの直列接続点に共通に接続される
第２導電型の第５のMOS FET及び第１導電型
の第６のMOS FETからなる第１のCMOS反転
回路とで構成され、 上記第２の排他的論理和回路は、直列接続さ
れ、ゲートが上記第３の入力信号線と上記第１の
CMOS反転回路の出力信号線に接続され、それ
ぞれの開放端が上記第１のCMOS反転回路の出
力信号線及び第３の入力信号線に接続される第１
導電型の第７及び第８のMOS FETと、電源電
圧の印加点と上記第７及び第８のMOS FETの
直列接続点との間に直列接続され、ゲートが上記
第１のCMOS反転回路の出力信号線及び第３の
入力信号線に接続される第２導電型の第９及び第
10のMOS FETと、電源電圧の印加点とアース
点との間に直列接続され、ゲートが上記第７及び
第８のMOS FETの直列接続点に共通に接続さ
れる第２導電型の第11のMOS FET及び第１導
電型の第12のMOS FETからなる第２のCMOS
反転回路とで構成され、 上記選択手段は、直列接続され、ゲートが上記
第１のCMOS反転回路の出力信号線に共通に接
続され、それぞれの開放端が上記第３の入力信号
線と上記反転回路の出力信号線とに接続される第
１導電型の第13のMOS FET及び第２導電型の
第14のMOS FETと、上記第13のMOS FETに
並列接続され、ゲートが上記第１及び第２の
MOS FETの直列接続点に接続される第２導電
型の第15のMOS FETと、上記第14のMOS
FETに並列接続され、ゲートが上記第１及び第
２のMOS FETの直列接続点に接続される第１
導電型の第16のMOS FETと、ゲートが上記第
13及び第14のMOS FETの直列接続点に共通に
接続される第２導電型の第17のMOS FET及び
第１導電型の第18のMOS FETからなる第３の
CMOS反転回路とで構成され、 上記第１と第３の入力信号線には反転入力信号
DA、を、第２の入力信号線には正転入力信
号DBをそれぞれ入力し、上記第２の排他的論理
和回路からは反転加算出力信号を、上記選択
手段からは正転桁上げ信号COをそれぞれ出力す
るように構成したことを特徴とする全加算器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095395A JPS58211252A (ja) | 1982-06-03 | 1982-06-03 | 全加算器 |
| DE8383105345T DE3381523D1 (de) | 1982-06-03 | 1983-05-30 | Volladdierer. |
| EP83105345A EP0096333B1 (en) | 1982-06-03 | 1983-05-30 | Full adder |
| US06/499,872 US4564921A (en) | 1982-06-03 | 1983-06-01 | Full adder |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095395A JPS58211252A (ja) | 1982-06-03 | 1982-06-03 | 全加算器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58211252A JPS58211252A (ja) | 1983-12-08 |
| JPH0215087B2 true JPH0215087B2 (ja) | 1990-04-11 |
Family
ID=14136459
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57095395A Granted JPS58211252A (ja) | 1982-06-03 | 1982-06-03 | 全加算器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4564921A (ja) |
| EP (1) | EP0096333B1 (ja) |
| JP (1) | JPS58211252A (ja) |
| DE (1) | DE3381523D1 (ja) |
Families Citing this family (29)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0122946B1 (de) * | 1983-04-15 | 1987-09-09 | Deutsche ITT Industries GmbH | CMOS-Volladdierstufe |
| JPS59211138A (ja) * | 1983-05-16 | 1984-11-29 | Toshiba Corp | 全加算回路 |
| JPS60134932A (ja) * | 1983-12-24 | 1985-07-18 | Toshiba Corp | プリチヤ−ジ型の桁上げ連鎖加算回路 |
| NL8400408A (nl) * | 1984-02-09 | 1985-09-02 | Philips Nv | Logische optelschakeling. |
| JPS60247733A (ja) * | 1984-05-24 | 1985-12-07 | Toshiba Corp | 論理演算回路 |
| JPS60247734A (ja) * | 1984-05-24 | 1985-12-07 | Toshiba Corp | 論理演算回路 |
| US4704701A (en) * | 1984-11-01 | 1987-11-03 | Raytheon Company | Conditional carry adder for a multibit digital computer |
| US4718034A (en) * | 1984-11-08 | 1988-01-05 | Data General Corporation | Carry-save propagate adder |
| US4709346A (en) * | 1985-04-01 | 1987-11-24 | Raytheon Company | CMOS subtractor |
| JPS61276024A (ja) * | 1985-05-31 | 1986-12-06 | Toshiba Corp | 全加算器 |
| DE3687778D1 (en) * | 1985-09-30 | 1993-03-25 | Siemens Ag | Addierzelle fuer carry-ripple-addierer in cmos-technik. |
| DE3687408D1 (de) * | 1985-09-30 | 1993-02-11 | Siemens Ag | Mehrstelliger carry-ripple-addierer in cmos-technik mit zwei typen von addiererzellen. |
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| JPH07104774B2 (ja) * | 1985-11-26 | 1995-11-13 | 株式会社東芝 | 同期式演算回路 |
| US4739503A (en) * | 1986-04-21 | 1988-04-19 | Rca Corporation | Carry/borrow propagate adder/subtractor |
| DE3630605A1 (de) * | 1986-09-09 | 1988-03-17 | Lueder Ernst Prof Dr Ing | Cmos-halbleiteranordnung als exor-nor-schaltung, insbesondere als baustein fuer eine cmos-volladdierstufe |
| FR2612660B1 (fr) * | 1987-03-18 | 1990-10-19 | Hmida Hedi | Dispositif de calcul binaire |
| FR2620839B2 (fr) * | 1987-03-18 | 1991-01-18 | France Etat | Dispositif de calcul binaire a entrees perfectionnees |
| IT1210751B (it) * | 1987-05-20 | 1989-09-20 | Cselt Centro Studi Lab Telecom | Sommatore veloce in tecnologia c mos |
| IT1210765B (it) * | 1987-05-27 | 1989-09-20 | Cselt Centro Studi Lab Telecom | Unita logico aritmetica in tecnologia c mos |
| DE3880409T2 (de) * | 1987-09-23 | 1993-11-25 | France Telecom | Binäre Additions- und Multiplikationsvorrichtung. |
| EP0333884B1 (de) * | 1988-03-19 | 1994-06-08 | Deutsche ITT Industries GmbH | CMOS-Parallel-Serien-Multiplizierschaltung sowie deren Multiplizier- und Addierstufen |
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| US5875124A (en) * | 1995-02-22 | 1999-02-23 | Texas Instruments Japan Ltd. | Full adder circuit |
| JP3678512B2 (ja) * | 1996-08-29 | 2005-08-03 | 富士通株式会社 | 乗算回路、該乗算回路を構成する加算回路、該乗算回路の部分積ビット圧縮方法、および、該乗算回路を適用した大規模半導体集積回路 |
| US6356112B1 (en) | 2000-03-28 | 2002-03-12 | Translogic Technology, Inc. | Exclusive or/nor circuit |
| US7185042B1 (en) * | 2001-11-09 | 2007-02-27 | National Semiconductor Corporation | High speed, universal polarity full adder which consumes minimal power and minimal area |
| US7260595B2 (en) | 2002-12-23 | 2007-08-21 | Arithmatica Limited | Logic circuit and method for carry and sum generation and method of designing such a logic circuit |
| WO2004104820A2 (en) * | 2003-05-23 | 2004-12-02 | Arithmatica Limited | A sum bit generation circuit |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5013068B1 (ja) * | 1970-07-31 | 1975-05-16 | ||
| US3767906A (en) * | 1972-01-21 | 1973-10-23 | Rca Corp | Multifunction full adder |
| JPS5841533B2 (ja) * | 1975-10-31 | 1983-09-13 | 日本電気株式会社 | ゼンカゲンサンカイロ |
| JPS5331927A (en) * | 1976-09-06 | 1978-03-25 | Nippon Telegr & Teleph Corp <Ntt> | Logical sum circuit |
-
1982
- 1982-06-03 JP JP57095395A patent/JPS58211252A/ja active Granted
-
1983
- 1983-05-30 DE DE8383105345T patent/DE3381523D1/de not_active Expired - Lifetime
- 1983-05-30 EP EP83105345A patent/EP0096333B1/en not_active Expired - Lifetime
- 1983-06-01 US US06/499,872 patent/US4564921A/en not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| EP0096333B1 (en) | 1990-05-02 |
| JPS58211252A (ja) | 1983-12-08 |
| EP0096333A2 (en) | 1983-12-21 |
| DE3381523D1 (de) | 1990-06-07 |
| EP0096333A3 (en) | 1986-02-05 |
| US4564921A (en) | 1986-01-14 |
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