JPH0215090B2 - - Google Patents
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- JPH0215090B2 JPH0215090B2 JP58061145A JP6114583A JPH0215090B2 JP H0215090 B2 JPH0215090 B2 JP H0215090B2 JP 58061145 A JP58061145 A JP 58061145A JP 6114583 A JP6114583 A JP 6114583A JP H0215090 B2 JPH0215090 B2 JP H0215090B2
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- circuit
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Description
本発明は論理装置の検査診断に有用な記憶回路
に関する。 従来の記憶回路は、書込み番地指定信号、読出
し番地指定信号、書込みデータ、読出しデータ出
力および書込みのタイミングを規定するクロツク
信号を備え、書込み番地指定信号で指定される番
地に与えられた書込みデータをクロツク信号の供
給に同期して書込み、また読出し番地指定信号で
指定される番地の記憶内容を読出しデータとして
読み出すように構成されている。この記憶回路は
論理装置内において処理すべきデータ等を一時保
持する目的で用いられている。 一般に、ゲート回路およびレジスタで構成され
ている順序論理回路装置の機能試験は、試験時に
対象順序論理回路を擬似的な組み合せ回路に変換
することにより容易にできることが知られてい
る。すなわち、この方式では試験対象回路内の各
レジスタに関して本来の機能の他に、制御信号に
基づいて全レジスタがシフトレジスタになるよう
な構成を採用し、試験時にはシフトレジスタ径路
を介して全レジスタに任意の値が設定され、回路
の通常動作後再び制御信号によりシフトレジスタ
径路を介して全レジスタの内容が読み出される。
これにより対象順序回路の全レジスタを回路の入
力端子および回路の出力端子と同等に扱うことが
可能となる。 しかし前述の記憶回路を含む従来の論理装置に
この試験方式を適用するには、記憶回路の全ビツ
トをシフトレジスタ径路に組み込むことが必要で
あるが、記憶回路の全記憶セルにシフト動作を行
なう様な回路を付加することは、その付加量が膨
大であることおよびこの付加回路が記憶回路本来
の性能を著しく低下させることで採用され難い。
このため試験時に第１図に示すように、第１の論
理回路１１（ゲートおよびレジスタを含む）と第
２の論理回路１２（ゲートおよびレジスタを含
む）との間に存在する記憶回路１３を迂回するよ
うな方式が採られている。この方式においては状
態指定信号１４によりデータ切換回路１５を動作
させ、記憶回路からのデータ１６と迂回路１７か
らのデータとを切り換えることが必要である。こ
の方式は、シフトレジスタ径路を用いる試験時に
おいては記憶回路が試験されていないため別途試
験を行なわなければならず試験が繁雑になるこ
と、さらにこの記憶回路のデータ出力が、その径
路に他のレジスタ回路を含まないで第２の論理回
路１２および第１の論理回路１１を介して再び記
憶回路１３の入力となる場合には論理信号のルー
プが発生し論理状態が確定しない場合があること
などの欠点を有している。 次に、装置の電源投入時にはそれに組込まれた
記憶回路の各記憶セルの状態はまちまちであり、
記憶内容を特定できない。このため電源投入時に
は記憶回路に格納されているデータと、これらの
パリテイチエツクビツトとの対応関係もまちまち
となつているので、この記憶回路の使用に先立ち
一定の初期設定すなわちイニシヤライズを行なう
必要がある。従来のイニシヤライズにおいては、
通常のリード／ライト動作により一定のデータを
書き込んでいるが、当該記憶回路の周辺の論理回
路を介して行なうためその制御が容易でなく、且
記憶回路のアドレスの数に相当する回数の書込み
動作を行なう必要があり、また周辺論理回路に異
常がある場合には正しくイニシヤライズできない
という欠点がある。また書込み手段を操作して全
アドレスに同時に同一データを書き込むことによ
り、画一的にイニシヤライズする方法もあるが全
記憶セルが同時に動作するため一時に電源電流の
大きな変化を招き、回路の安定動作上好ましくな
いという欠点がある。 本発明の目的は上述の従来装置の欠点を除去し
イニシヤライズが容易で且検査診断に有効な記憶
回路を提供することにある。 本発明の回路は、データを記憶する記憶手段
と、前記記憶手段を通常状態で使用すべきかシフ
ト状態で使用すべきかイニシヤライズ状態で使用
すべきかを指定する状態指定手段と、前記状態指
定手段によりシフト状態およびイニシヤライズ状
態のいずれか一つの状態に指定されたときにクロ
ツク信号に同期してその内容を歩進するアドレス
カウンタと、前記状態指定手段により通常状態と
指定されたときには外部より与えられる書込み番
地信号によりまたシフト状態およびイニシヤライ
ズ状態のいずれか一つの状態に指定されたときに
は前記アドレスカウンタの出力信号により決定さ
れる前記記憶手段の記憶位置に書込みデータを書
き込む書込み手段と、前記状態指定手段により通
常状態を指定されたときには外部より与えられる
読出し番地信号によりまたシフト状態を指定され
たときには前記アドレスカウンタの出力信号によ
り決定される前記記憶状態の対応する記憶位置か
らデータを読み出す読出し手段と、前記状態指定
手段により通常状態が指定されたときには外部よ
り与えられるデータをまたシフト状態が指定され
たときには前記読出し手段により読み出され１ビ
ツトシフトしたデータおよび外部よりの１ビツト
シフト入力データをまたイニシヤライズ状態が指
定されたときには予め定めたデータを前記記憶手
段の書込みデータとして供給する書込みデータ供
給手段とを含む。 次に本発明の実施例について図面を参照して詳
細に説明する。 第２図には本発明の記憶回路の一実施例が示さ
れており、状態指定信号入力１００、クロツク信
号入力２２、アドレスカウンタ２３、書込み回路
２４、読出し回路２５、書込みデータ供給回路２
６が構成されている。 状態指定信号１００は２ビツトにより下表のよ
うに状態を指定する信号である。
に関する。 従来の記憶回路は、書込み番地指定信号、読出
し番地指定信号、書込みデータ、読出しデータ出
力および書込みのタイミングを規定するクロツク
信号を備え、書込み番地指定信号で指定される番
地に与えられた書込みデータをクロツク信号の供
給に同期して書込み、また読出し番地指定信号で
指定される番地の記憶内容を読出しデータとして
読み出すように構成されている。この記憶回路は
論理装置内において処理すべきデータ等を一時保
持する目的で用いられている。 一般に、ゲート回路およびレジスタで構成され
ている順序論理回路装置の機能試験は、試験時に
対象順序論理回路を擬似的な組み合せ回路に変換
することにより容易にできることが知られてい
る。すなわち、この方式では試験対象回路内の各
レジスタに関して本来の機能の他に、制御信号に
基づいて全レジスタがシフトレジスタになるよう
な構成を採用し、試験時にはシフトレジスタ径路
を介して全レジスタに任意の値が設定され、回路
の通常動作後再び制御信号によりシフトレジスタ
径路を介して全レジスタの内容が読み出される。
これにより対象順序回路の全レジスタを回路の入
力端子および回路の出力端子と同等に扱うことが
可能となる。 しかし前述の記憶回路を含む従来の論理装置に
この試験方式を適用するには、記憶回路の全ビツ
トをシフトレジスタ径路に組み込むことが必要で
あるが、記憶回路の全記憶セルにシフト動作を行
なう様な回路を付加することは、その付加量が膨
大であることおよびこの付加回路が記憶回路本来
の性能を著しく低下させることで採用され難い。
このため試験時に第１図に示すように、第１の論
理回路１１（ゲートおよびレジスタを含む）と第
２の論理回路１２（ゲートおよびレジスタを含
む）との間に存在する記憶回路１３を迂回するよ
うな方式が採られている。この方式においては状
態指定信号１４によりデータ切換回路１５を動作
させ、記憶回路からのデータ１６と迂回路１７か
らのデータとを切り換えることが必要である。こ
の方式は、シフトレジスタ径路を用いる試験時に
おいては記憶回路が試験されていないため別途試
験を行なわなければならず試験が繁雑になるこ
と、さらにこの記憶回路のデータ出力が、その径
路に他のレジスタ回路を含まないで第２の論理回
路１２および第１の論理回路１１を介して再び記
憶回路１３の入力となる場合には論理信号のルー
プが発生し論理状態が確定しない場合があること
などの欠点を有している。 次に、装置の電源投入時にはそれに組込まれた
記憶回路の各記憶セルの状態はまちまちであり、
記憶内容を特定できない。このため電源投入時に
は記憶回路に格納されているデータと、これらの
パリテイチエツクビツトとの対応関係もまちまち
となつているので、この記憶回路の使用に先立ち
一定の初期設定すなわちイニシヤライズを行なう
必要がある。従来のイニシヤライズにおいては、
通常のリード／ライト動作により一定のデータを
書き込んでいるが、当該記憶回路の周辺の論理回
路を介して行なうためその制御が容易でなく、且
記憶回路のアドレスの数に相当する回数の書込み
動作を行なう必要があり、また周辺論理回路に異
常がある場合には正しくイニシヤライズできない
という欠点がある。また書込み手段を操作して全
アドレスに同時に同一データを書き込むことによ
り、画一的にイニシヤライズする方法もあるが全
記憶セルが同時に動作するため一時に電源電流の
大きな変化を招き、回路の安定動作上好ましくな
いという欠点がある。 本発明の目的は上述の従来装置の欠点を除去し
イニシヤライズが容易で且検査診断に有効な記憶
回路を提供することにある。 本発明の回路は、データを記憶する記憶手段
と、前記記憶手段を通常状態で使用すべきかシフ
ト状態で使用すべきかイニシヤライズ状態で使用
すべきかを指定する状態指定手段と、前記状態指
定手段によりシフト状態およびイニシヤライズ状
態のいずれか一つの状態に指定されたときにクロ
ツク信号に同期してその内容を歩進するアドレス
カウンタと、前記状態指定手段により通常状態と
指定されたときには外部より与えられる書込み番
地信号によりまたシフト状態およびイニシヤライ
ズ状態のいずれか一つの状態に指定されたときに
は前記アドレスカウンタの出力信号により決定さ
れる前記記憶手段の記憶位置に書込みデータを書
き込む書込み手段と、前記状態指定手段により通
常状態を指定されたときには外部より与えられる
読出し番地信号によりまたシフト状態を指定され
たときには前記アドレスカウンタの出力信号によ
り決定される前記記憶状態の対応する記憶位置か
らデータを読み出す読出し手段と、前記状態指定
手段により通常状態が指定されたときには外部よ
り与えられるデータをまたシフト状態が指定され
たときには前記読出し手段により読み出され１ビ
ツトシフトしたデータおよび外部よりの１ビツト
シフト入力データをまたイニシヤライズ状態が指
定されたときには予め定めたデータを前記記憶手
段の書込みデータとして供給する書込みデータ供
給手段とを含む。 次に本発明の実施例について図面を参照して詳
細に説明する。 第２図には本発明の記憶回路の一実施例が示さ
れており、状態指定信号入力１００、クロツク信
号入力２２、アドレスカウンタ２３、書込み回路
２４、読出し回路２５、書込みデータ供給回路２
６が構成されている。 状態指定信号１００は２ビツトにより下表のよ
うに状態を指定する信号である。
【表】
アドレスカウンタ２３は、状態指定信号１００
がシフト状態およびイニシヤライズ状態（信号１
００−１が論理値“１”）のときクロツク信号２
２２の前縁（論理値“０”から論理値“１”への
変化時）においてのみプラス１されるものであ
り、状態指定信号１００が通常状態（信号１００
−１が論理値“０”）ときは、クロツクの変化に
関係なくその出力状態を保持するものであり、ま
たリセツト信号２７はこのアドレスカウンタ２３
をあらかじめ定められた初期状態に設定する機能
を有している。 書込み回路２４は、書込み番地選択回路２８、
書込み番地格納回路２９、書込み番地解読回路３
０、アンド回路３１とから構成されている。ここ
でいう格納回路は、与えられたクロツク信号が論
理値“０”のとき入力をそのまま出力し、論理値
“１”のとき出力を保持する回路である。論理値
状態指定信号１００が通常状態（信号１００−１
が論理値“０”）のとき書込み番地選択回路２８
は外部よりの書込み番地指定信号３２を選択しシ
フト状態及びイニシヤライズ状態（信号１００−
１が論理値“１”）のときはアドレスカウンタ２
３の出力信号を選択するものである。選択された
書込み番地指定信号は信号み番地格納回路２９に
入力され、書込み番地格納回路２９の出力は書込
み番地解読回路３０へ入力されている。書込み番
地解読回路３０の解読結果とクロツク信号２２と
はアンド回路３１に供給されている。書込み番地
解読回路３０からの解読結果は、書込み番地格納
回路２９の出力に応じて唯一の出力信号のみが論
理値“１”となり、その他はすべて論理値“０”
となる。従つて書込み番地解読回路３０の論理値
“０”である出力信号を与えられたアンド回路３
１の出力は、クロツク信号２２の状態に関係なく
論理値“０”となり、書込み番地解読回路３０の
唯一の論理値“１”である出力が与えられたアン
ド回路３１の出力は、クロツク信号が論理値
“１”のとき論理値“１”、論理値“０”のとき論
理値“０”となる。アンド回路３１の各出力信号
と書込みデータ供給回路２６の出力信号３３とは
行列状に配列された各交点にある記憶セル３４に
与えられる。この記憶セル３４の状態の変更動作
は書込み番地解読回路３０で唯一の論理値“１”
状態により選択されたアンド回路３１からの出力
をクロツク信号２２により論理値“１”とし、こ
の出力に接続された記憶セル３４のデータを保持
機能を一時的に喪失せしめビツト線（書込みデー
タ供給回路の出力）の状態に対応した状態とする
ことにより実行される。 次に読出し回路２５においては読出し番地選択
回路３５によつて状態指定信号１００が通常状態
のとき外部よりの読出し番地指定信号３６を、ま
たシフト状態のときアドレスカウンタ２３の出力
信号を選択している。読出し動作は、読出し番地
選択回路３５の出力が読出し番地解読回路３７に
より解読され、その唯一の論理値“１”となる出
力で活性化された番地の記憶セルの内容がセンス
線３８を介して出力バツフア回路３９で読み出さ
れ、データ出力端子４０に出力されることにより
実行される。さらに書込みデータ供給回路２６
は、書込みデータ選択回路４１と書込みデータ格
納回路４２とから成つている。書込みデータ選択
回路４１は状態指定信号１００が通常外部のとき
（信号１００−１が論理値“０”で記憶１００−
２が論理値“１”）外部よりの書込みデータ信号
４３を、シフト状態のとき（信号１００−１が論
理値“１”で信号１００−２が論理値“０”）は
出力バツフア回路３９のデータを１ビツト・シフ
トしたデータを、イニシヤライズ状態のとき（記
憶１００−１と信号１００−２とが共に論理値
“１”）は固定データ信号８０を選択している。シ
フト状態のとき１ビツトシフトしたために欠ける
ビツト位置には外部よりのシフト入力データ４４
を供給している。書込みデータ選択回路４１の出
力は、書込みデータ格納回路４２に入力され、ク
ロツク信号２２が論理値“０”の時には入力がそ
のまま出力され、論理値“１”のとき出力を保持
する状態となる。なお１ビツトシフトしたため書
込みデータ選択回路４１に接続されないデータ出
力（右端の４０）はシフト状態ではシフト出力と
して扱われる。 さて、状態指定信号１００が通常状態でクロツ
ク信号２２が論理値“０”のとき、書込み番地選
択回路２８、読出し番地選択回路３５、書込みデ
ータ選択回路４１はそれぞれ外部よりの書込み番
地指定信号３２、読出し番地指定信号３６、書込
みデータ入力４３を選択しており、書込み番地格
納回路２９および書込みデータ格納回路４２はそ
の入力をそのまま出力する状態となつている。こ
のときクロツク信号２２が論理値“０”であるた
めアンド回路３１の出力信号がすべて論理値
“０”となつており、すべての記憶セルは何らの
影響も受けない。クロツク信号２２が論理値
“０”から論理値“１”に変化することにより両
格納回路２９および４２は出力保持状態に移行す
るとともに、書込み番地格納回路２９で指定され
る番地の記憶セル３４は書込みデータ格納回路４
２の状態をそのまま出力する状態に移行する。そ
の以後の書込み番地指定信号３２および書込みデ
ータ入力４３の状態の変化は、両格納回路２９お
よび４２が保持状態にあるため内部の記憶セル３
４には何ら影響を及ぼさない。すなわち書込み動
作はクロツク信号２２が論理値“０”から論理値
“１”に変化する時点の書込み番地指定信号と、
書込みデータにより行なわれる。またデータ出力
端子４０には読み出し番地指定信号３６で指定さ
れる記憶番地の内容が読み出されている。 次に状態指定信号１００がシフト状態を指定し
た場合書込み番地選択回路２８と読出し番地選択
回路３５とはともにアドレスカウンタ２３の出力
を選択し、書込みデータ選択回路４１は出力バツ
フア回路３９のデータを１ビツトシフトしたデー
タおよびシフト入力データ４４とを選択しアドレ
スカウンタ２３はクロツク信号２２に同期して歩
進できる状態になつている。この状態においてク
ロツク信号２２が論理値“０”である場合書込み
番地格納回路２９および書込みデータ格納回路４
２はその入力をそのまま出力する状態であるが、
アンド回路３１の出力信号がすべて論理値“０”
であるためすべての記憶セルは何らの影響も受け
ない。このとき両番地解読回路３０および３７
は、その入力である番地指定信号がともにアドレ
スカウンタ２３の出力であるところから同一の番
地を指定している。したがつて、この時点で読み
出されている番地が次に書き込まれる番地であ
り、しかも書込みデータはその時点で読み出され
ているデータを１ビツトシフトしたものとシフト
入力データとを組み合せたものである。クロツク
信号２２が論理値“０”から論理値“１”に変化
することにより両格納回路２９および４２は出力
保持状態に移行するとともに、書込み番地格納回
路２９で指定される記憶セル３４は書込みデータ
格納回路４２の状態をそのまま出力する状態に移
行する。このときアドレスカウンタ２３も歩進が
行なわれ内容がプラス１される。このため読出し
番地解読回路３７の出力が変化し、次番地の内容
が読み出されるが、両格納回路２９および４２が
保持状態にあるため内部の記憶セル３４には何ら
影響をも及ぼさない。これによつて１つの番地の
内容が１ビツトシフトされて再書込みが行なわれ
たことになる。なお、この時にシフトされて欠け
るビツト位置には外部よりのシフト入力データが
書き込まれている。 シフト状態におけるシフト動作について４語×
４ビツトの記憶回路を例にとつてさらに説明す
る。第３図Ａではこの記憶回路の16ビツトの記憶
セルの状態をＡ、Ｂ……Ｏ、Ｐ（各文字は論理値
“１”または論理値“０”を表わす）とし、シフ
ト入力データ端子（左上）と、シフト出力（右
下：再書き込みされない出力データ）、アドレス
カウンタの指定する番地（右辺の矢印）だけが示
されている。この状態でクロツク信号が論理値
“０”から論理値“１”に変化すると第３図Ｂに
示す様に番地０の内容のうち３ビツトが１ビツト
右へシフトした状態で書き込まれると同時にシフ
ト入力データＱが左端のビツト位置に書き込まれ
ている。またこの時アドレスカウンタの内容がプ
ラス１されたため番地１の内容が出力端子に読み
出されている。同様にクロツク信号が論理値
“０”が論理値“１”に変化する毎の記憶回路の
変化の様子が第３図Ｃから第３図Ｈに示されてい
る。さらにクロツクを変化させていくと、シフト
入力端子から入力されたデータが、入力されたと
きと同じ順序で出力されてくることが容易にわか
る。次にこの様な記憶回路を複数個シフト径路に
関して従属接続した様子を第４図に示す。この図
において第１の記憶回路５０のシフト出力５１は
第２の記憶回路５２のシフト入力データ端子５３
に接続され、第２の記憶回路５２のシフト出力５
４は第３の記憶回路５５のシフト入力データ端子
５６に接続されている。これによつて、状態指定
信号によつてシフト状態が指定されたときシフト
入力データ端子５７からシフト出力端子５８の間
に記憶回路の全ビツトをその径路に含む様なシフ
トレジスタが形成される。 したがつて本実施例の記憶回路を用いる論理回
路装置においては、状態指定信号によつて装置内
の全記憶素子（レジスタおよび記憶回路）の状態
をシフトレジスタ径路を介して任意の値に設定で
き、さらに通常動作後再び状態指定信号によりシ
フトレジスタ径路を介して全記憶素子の内容を読
み出すことができる。これにより記憶素子を含む
論理回路装置の全記憶素子を装置の入力端子およ
び出力端子と同等に扱うことが可能になる。 次に状態指定信号１００がイニシヤライズ状態
を指定した場合書込み番地選択回路２８はアドレ
スカウンタ２３の出力を選択し、書込みデータ選
択回路４１は固定データ信号８０を選択しアドレ
スカウンタ２３はクロツク信号２２に同期して歩
進できる状態になつている。この状態においてク
ロツク信号２２が論理値“０”である場合書込み
番地格納回路２９および書込みデータ格納回路４
２はその入力をそのまま出力する状態であるが、
アンド回路３１の出力信号がすべて論理値“０”
であるためすべての記憶セルは何らの影響も受け
ない。クロツク信号２２が論理値“０”から論理
値“１”に変化することにより両格納回路２９お
よび４２は出力保持状態に移行するとともに、書
込み番地格納回路２９で指定される記憶セル３４
は書込みデータ格納回路４２の状態をそのまま出
力する状態に移行する。このときアドレスカウン
タ２３も歩進が行なわれ内容がプラス１される。
しかし、両格納回路２９および４２が保持状態に
あるため、内部の記憶セル３４には何ら影響を及
ぼさない。論理値“１”のクロツクにより１つの
番地に所属する記憶セル３４に固定データ信号８
０が書込まれたことになる。以後アドルスカウン
タ２３の歩進とともに次々に固定データ信号８０
が各番地の記憶セル３４に書込まれ、かくして電
源投入時における各記憶セルの記憶状態の無秩序
さが整理されて一定の状態に設定することができ
る。 このような記憶回路を単位として大容量の記憶
回路を構成した場合には、上述のイニシヤライズ
方法は更に威力を発揮する。すなわち、通常状態
で外部よりの書込み番地指定信号３２および外部
よりの書込みデータ信号４３を利用すれば１つの
クロツクでは１つの番地にのみ書込めるだけであ
り、全番地をイニシヤライズするには番地の数だ
けのクロツク数を必要とする。しかし、本実施例
ではイニシヤライズは大容量記憶回路を構成する
単位記憶回路毎に並列的にイニシヤライズが可能
であり、如何に大容量の記憶回路でも１個の単位
記憶回路をイニシヤライズするに要するクロツク
数ですむこととなる。換言すれば、単位記憶回路
のｍ倍の語数を有する大容量記憶回路のイニシヤ
ライズに要る時間は、従来の記憶回路の構成にく
らべ本実施例では１／ｍに短縮できることとな
る。 なお、本実施例では固定データ信号供給は、説
明の便宜上外部からの書込みデータ信号供給と別
に取扱つているが本発明はこれに限定されるもの
ではなく、外部からの書込みデータ信号と同様に
固定データ信号も外部から供給でき、供給線を同
一とするることができる。この場合には、書込み
データ選択回路４１における選択は信号１００−
１の論理値の如何に拘らず信号１００−２が論理
値“１”の場合には外部からの書込みデータ信号
を、論理値“０”のときには出力バツフア回路３
９のデータを１ビツトシフトしたデータとシフト
入力データ４４とを選択するように構成する。 さらに、本実施例においては外部よりの書込み
番地指定信号と、外部よりの読出し番地指定信号
が独立な例を示したが、これを共用する構成につ
いても本発明を適用することができる。この場合
番地解読回路およびビツト線とセンス線などの共
用が可能であるが、通常状態においては書込み動
作と、読取り動作を独立に実行できなくなる。し
かしシフト状態およびイニシヤライズ状態におい
ては何ら支障にはならない。 以上のように本発明には状態指定信号により記
憶回路の全ビツトをシフトレジスタ径路に組み込
む様に構成しまた状態指定信号により固定データ
を書き込みイニシヤライズすることによりイニシ
ヤライズ時間を短縮できかつ記憶回路の検査診断
が容易にできるという効果がある。
がシフト状態およびイニシヤライズ状態（信号１
００−１が論理値“１”）のときクロツク信号２
２２の前縁（論理値“０”から論理値“１”への
変化時）においてのみプラス１されるものであ
り、状態指定信号１００が通常状態（信号１００
−１が論理値“０”）ときは、クロツクの変化に
関係なくその出力状態を保持するものであり、ま
たリセツト信号２７はこのアドレスカウンタ２３
をあらかじめ定められた初期状態に設定する機能
を有している。 書込み回路２４は、書込み番地選択回路２８、
書込み番地格納回路２９、書込み番地解読回路３
０、アンド回路３１とから構成されている。ここ
でいう格納回路は、与えられたクロツク信号が論
理値“０”のとき入力をそのまま出力し、論理値
“１”のとき出力を保持する回路である。論理値
状態指定信号１００が通常状態（信号１００−１
が論理値“０”）のとき書込み番地選択回路２８
は外部よりの書込み番地指定信号３２を選択しシ
フト状態及びイニシヤライズ状態（信号１００−
１が論理値“１”）のときはアドレスカウンタ２
３の出力信号を選択するものである。選択された
書込み番地指定信号は信号み番地格納回路２９に
入力され、書込み番地格納回路２９の出力は書込
み番地解読回路３０へ入力されている。書込み番
地解読回路３０の解読結果とクロツク信号２２と
はアンド回路３１に供給されている。書込み番地
解読回路３０からの解読結果は、書込み番地格納
回路２９の出力に応じて唯一の出力信号のみが論
理値“１”となり、その他はすべて論理値“０”
となる。従つて書込み番地解読回路３０の論理値
“０”である出力信号を与えられたアンド回路３
１の出力は、クロツク信号２２の状態に関係なく
論理値“０”となり、書込み番地解読回路３０の
唯一の論理値“１”である出力が与えられたアン
ド回路３１の出力は、クロツク信号が論理値
“１”のとき論理値“１”、論理値“０”のとき論
理値“０”となる。アンド回路３１の各出力信号
と書込みデータ供給回路２６の出力信号３３とは
行列状に配列された各交点にある記憶セル３４に
与えられる。この記憶セル３４の状態の変更動作
は書込み番地解読回路３０で唯一の論理値“１”
状態により選択されたアンド回路３１からの出力
をクロツク信号２２により論理値“１”とし、こ
の出力に接続された記憶セル３４のデータを保持
機能を一時的に喪失せしめビツト線（書込みデー
タ供給回路の出力）の状態に対応した状態とする
ことにより実行される。 次に読出し回路２５においては読出し番地選択
回路３５によつて状態指定信号１００が通常状態
のとき外部よりの読出し番地指定信号３６を、ま
たシフト状態のときアドレスカウンタ２３の出力
信号を選択している。読出し動作は、読出し番地
選択回路３５の出力が読出し番地解読回路３７に
より解読され、その唯一の論理値“１”となる出
力で活性化された番地の記憶セルの内容がセンス
線３８を介して出力バツフア回路３９で読み出さ
れ、データ出力端子４０に出力されることにより
実行される。さらに書込みデータ供給回路２６
は、書込みデータ選択回路４１と書込みデータ格
納回路４２とから成つている。書込みデータ選択
回路４１は状態指定信号１００が通常外部のとき
（信号１００−１が論理値“０”で記憶１００−
２が論理値“１”）外部よりの書込みデータ信号
４３を、シフト状態のとき（信号１００−１が論
理値“１”で信号１００−２が論理値“０”）は
出力バツフア回路３９のデータを１ビツト・シフ
トしたデータを、イニシヤライズ状態のとき（記
憶１００−１と信号１００−２とが共に論理値
“１”）は固定データ信号８０を選択している。シ
フト状態のとき１ビツトシフトしたために欠ける
ビツト位置には外部よりのシフト入力データ４４
を供給している。書込みデータ選択回路４１の出
力は、書込みデータ格納回路４２に入力され、ク
ロツク信号２２が論理値“０”の時には入力がそ
のまま出力され、論理値“１”のとき出力を保持
する状態となる。なお１ビツトシフトしたため書
込みデータ選択回路４１に接続されないデータ出
力（右端の４０）はシフト状態ではシフト出力と
して扱われる。 さて、状態指定信号１００が通常状態でクロツ
ク信号２２が論理値“０”のとき、書込み番地選
択回路２８、読出し番地選択回路３５、書込みデ
ータ選択回路４１はそれぞれ外部よりの書込み番
地指定信号３２、読出し番地指定信号３６、書込
みデータ入力４３を選択しており、書込み番地格
納回路２９および書込みデータ格納回路４２はそ
の入力をそのまま出力する状態となつている。こ
のときクロツク信号２２が論理値“０”であるた
めアンド回路３１の出力信号がすべて論理値
“０”となつており、すべての記憶セルは何らの
影響も受けない。クロツク信号２２が論理値
“０”から論理値“１”に変化することにより両
格納回路２９および４２は出力保持状態に移行す
るとともに、書込み番地格納回路２９で指定され
る番地の記憶セル３４は書込みデータ格納回路４
２の状態をそのまま出力する状態に移行する。そ
の以後の書込み番地指定信号３２および書込みデ
ータ入力４３の状態の変化は、両格納回路２９お
よび４２が保持状態にあるため内部の記憶セル３
４には何ら影響を及ぼさない。すなわち書込み動
作はクロツク信号２２が論理値“０”から論理値
“１”に変化する時点の書込み番地指定信号と、
書込みデータにより行なわれる。またデータ出力
端子４０には読み出し番地指定信号３６で指定さ
れる記憶番地の内容が読み出されている。 次に状態指定信号１００がシフト状態を指定し
た場合書込み番地選択回路２８と読出し番地選択
回路３５とはともにアドレスカウンタ２３の出力
を選択し、書込みデータ選択回路４１は出力バツ
フア回路３９のデータを１ビツトシフトしたデー
タおよびシフト入力データ４４とを選択しアドレ
スカウンタ２３はクロツク信号２２に同期して歩
進できる状態になつている。この状態においてク
ロツク信号２２が論理値“０”である場合書込み
番地格納回路２９および書込みデータ格納回路４
２はその入力をそのまま出力する状態であるが、
アンド回路３１の出力信号がすべて論理値“０”
であるためすべての記憶セルは何らの影響も受け
ない。このとき両番地解読回路３０および３７
は、その入力である番地指定信号がともにアドレ
スカウンタ２３の出力であるところから同一の番
地を指定している。したがつて、この時点で読み
出されている番地が次に書き込まれる番地であ
り、しかも書込みデータはその時点で読み出され
ているデータを１ビツトシフトしたものとシフト
入力データとを組み合せたものである。クロツク
信号２２が論理値“０”から論理値“１”に変化
することにより両格納回路２９および４２は出力
保持状態に移行するとともに、書込み番地格納回
路２９で指定される記憶セル３４は書込みデータ
格納回路４２の状態をそのまま出力する状態に移
行する。このときアドレスカウンタ２３も歩進が
行なわれ内容がプラス１される。このため読出し
番地解読回路３７の出力が変化し、次番地の内容
が読み出されるが、両格納回路２９および４２が
保持状態にあるため内部の記憶セル３４には何ら
影響をも及ぼさない。これによつて１つの番地の
内容が１ビツトシフトされて再書込みが行なわれ
たことになる。なお、この時にシフトされて欠け
るビツト位置には外部よりのシフト入力データが
書き込まれている。 シフト状態におけるシフト動作について４語×
４ビツトの記憶回路を例にとつてさらに説明す
る。第３図Ａではこの記憶回路の16ビツトの記憶
セルの状態をＡ、Ｂ……Ｏ、Ｐ（各文字は論理値
“１”または論理値“０”を表わす）とし、シフ
ト入力データ端子（左上）と、シフト出力（右
下：再書き込みされない出力データ）、アドレス
カウンタの指定する番地（右辺の矢印）だけが示
されている。この状態でクロツク信号が論理値
“０”から論理値“１”に変化すると第３図Ｂに
示す様に番地０の内容のうち３ビツトが１ビツト
右へシフトした状態で書き込まれると同時にシフ
ト入力データＱが左端のビツト位置に書き込まれ
ている。またこの時アドレスカウンタの内容がプ
ラス１されたため番地１の内容が出力端子に読み
出されている。同様にクロツク信号が論理値
“０”が論理値“１”に変化する毎の記憶回路の
変化の様子が第３図Ｃから第３図Ｈに示されてい
る。さらにクロツクを変化させていくと、シフト
入力端子から入力されたデータが、入力されたと
きと同じ順序で出力されてくることが容易にわか
る。次にこの様な記憶回路を複数個シフト径路に
関して従属接続した様子を第４図に示す。この図
において第１の記憶回路５０のシフト出力５１は
第２の記憶回路５２のシフト入力データ端子５３
に接続され、第２の記憶回路５２のシフト出力５
４は第３の記憶回路５５のシフト入力データ端子
５６に接続されている。これによつて、状態指定
信号によつてシフト状態が指定されたときシフト
入力データ端子５７からシフト出力端子５８の間
に記憶回路の全ビツトをその径路に含む様なシフ
トレジスタが形成される。 したがつて本実施例の記憶回路を用いる論理回
路装置においては、状態指定信号によつて装置内
の全記憶素子（レジスタおよび記憶回路）の状態
をシフトレジスタ径路を介して任意の値に設定で
き、さらに通常動作後再び状態指定信号によりシ
フトレジスタ径路を介して全記憶素子の内容を読
み出すことができる。これにより記憶素子を含む
論理回路装置の全記憶素子を装置の入力端子およ
び出力端子と同等に扱うことが可能になる。 次に状態指定信号１００がイニシヤライズ状態
を指定した場合書込み番地選択回路２８はアドレ
スカウンタ２３の出力を選択し、書込みデータ選
択回路４１は固定データ信号８０を選択しアドレ
スカウンタ２３はクロツク信号２２に同期して歩
進できる状態になつている。この状態においてク
ロツク信号２２が論理値“０”である場合書込み
番地格納回路２９および書込みデータ格納回路４
２はその入力をそのまま出力する状態であるが、
アンド回路３１の出力信号がすべて論理値“０”
であるためすべての記憶セルは何らの影響も受け
ない。クロツク信号２２が論理値“０”から論理
値“１”に変化することにより両格納回路２９お
よび４２は出力保持状態に移行するとともに、書
込み番地格納回路２９で指定される記憶セル３４
は書込みデータ格納回路４２の状態をそのまま出
力する状態に移行する。このときアドレスカウン
タ２３も歩進が行なわれ内容がプラス１される。
しかし、両格納回路２９および４２が保持状態に
あるため、内部の記憶セル３４には何ら影響を及
ぼさない。論理値“１”のクロツクにより１つの
番地に所属する記憶セル３４に固定データ信号８
０が書込まれたことになる。以後アドルスカウン
タ２３の歩進とともに次々に固定データ信号８０
が各番地の記憶セル３４に書込まれ、かくして電
源投入時における各記憶セルの記憶状態の無秩序
さが整理されて一定の状態に設定することができ
る。 このような記憶回路を単位として大容量の記憶
回路を構成した場合には、上述のイニシヤライズ
方法は更に威力を発揮する。すなわち、通常状態
で外部よりの書込み番地指定信号３２および外部
よりの書込みデータ信号４３を利用すれば１つの
クロツクでは１つの番地にのみ書込めるだけであ
り、全番地をイニシヤライズするには番地の数だ
けのクロツク数を必要とする。しかし、本実施例
ではイニシヤライズは大容量記憶回路を構成する
単位記憶回路毎に並列的にイニシヤライズが可能
であり、如何に大容量の記憶回路でも１個の単位
記憶回路をイニシヤライズするに要するクロツク
数ですむこととなる。換言すれば、単位記憶回路
のｍ倍の語数を有する大容量記憶回路のイニシヤ
ライズに要る時間は、従来の記憶回路の構成にく
らべ本実施例では１／ｍに短縮できることとな
る。 なお、本実施例では固定データ信号供給は、説
明の便宜上外部からの書込みデータ信号供給と別
に取扱つているが本発明はこれに限定されるもの
ではなく、外部からの書込みデータ信号と同様に
固定データ信号も外部から供給でき、供給線を同
一とするることができる。この場合には、書込み
データ選択回路４１における選択は信号１００−
１の論理値の如何に拘らず信号１００−２が論理
値“１”の場合には外部からの書込みデータ信号
を、論理値“０”のときには出力バツフア回路３
９のデータを１ビツトシフトしたデータとシフト
入力データ４４とを選択するように構成する。 さらに、本実施例においては外部よりの書込み
番地指定信号と、外部よりの読出し番地指定信号
が独立な例を示したが、これを共用する構成につ
いても本発明を適用することができる。この場合
番地解読回路およびビツト線とセンス線などの共
用が可能であるが、通常状態においては書込み動
作と、読取り動作を独立に実行できなくなる。し
かしシフト状態およびイニシヤライズ状態におい
ては何ら支障にはならない。 以上のように本発明には状態指定信号により記
憶回路の全ビツトをシフトレジスタ径路に組み込
む様に構成しまた状態指定信号により固定データ
を書き込みイニシヤライズすることによりイニシ
ヤライズ時間を短縮できかつ記憶回路の検査診断
が容易にできるという効果がある。
第１図は従来の記憶回路を含む論理装置を示す
ブロツク図、第２図は本発明の一実施例を示す
図、第３図Ａ乃至第３図Ｈは本発明の実施例の動
作を説明する図、第４図は本発明の記憶回路をシ
フト径路に関して従属接続した状態を示した図で
ある。 尚、図において、１１，１２…論理回路、１
３，５０，５２，５５…記憶回路、１４，１５…
データ切換回路、２２…クロツク信号、２３…ア
ドレスカウンタ、２４…書込み回路、２５…読出
し回路、２６…書込みデータ供給回路、２８…書
込み番地選択回路、２９…書込み番地格納回路、
３０…書込み番地解読回路、３１…アンド回路、
３２…外部よりの書込み番地指定信号、３４…記
憶セル、３５…読出し番地選択回路、３６…外部
よりの読出し番地指定信号、３７…読出し番地解
読回路、３９…出力バツフア回路、４０…データ
出力端子、４１…書込みデータ選択回路、４２…
書込みデータ格納回路、４３…外部よりの書込み
データ信号、４４，５３，５６，５７…シフト入
力データ、５１，５４，５８…シフト出力、８０
…固定データ信号、１００…状態指定信号であ
る。
ブロツク図、第２図は本発明の一実施例を示す
図、第３図Ａ乃至第３図Ｈは本発明の実施例の動
作を説明する図、第４図は本発明の記憶回路をシ
フト径路に関して従属接続した状態を示した図で
ある。 尚、図において、１１，１２…論理回路、１
３，５０，５２，５５…記憶回路、１４，１５…
データ切換回路、２２…クロツク信号、２３…ア
ドレスカウンタ、２４…書込み回路、２５…読出
し回路、２６…書込みデータ供給回路、２８…書
込み番地選択回路、２９…書込み番地格納回路、
３０…書込み番地解読回路、３１…アンド回路、
３２…外部よりの書込み番地指定信号、３４…記
憶セル、３５…読出し番地選択回路、３６…外部
よりの読出し番地指定信号、３７…読出し番地解
読回路、３９…出力バツフア回路、４０…データ
出力端子、４１…書込みデータ選択回路、４２…
書込みデータ格納回路、４３…外部よりの書込み
データ信号、４４，５３，５６，５７…シフト入
力データ、５１，５４，５８…シフト出力、８０
…固定データ信号、１００…状態指定信号であ
る。
Claims (1)
- 【特許請求の範囲】 １ データを記憶する記憶手段と、 前記記憶手段を通常状態で使用すべきかシフト
状態で使用すべきかイニシヤライズ状態で使用す
べきかを指定する状態指定手段と、 前記状態指定手段によりシフト状態およびイニ
シヤライズ状態のいずれか一つの状態に指定され
たときにクロツク信号に同期してその内容を歩進
するアドレスカウンタと、 前記状態指定手段により通常状態と指定された
ときには外部より与えられる書込み番地信号によ
りまたシフト状態およびイニシヤライズ状態のい
ずれか一つの状態に指定されるときには前記アド
レスカウンタの出力信号により決定される前記記
憶手段の記憶位置に書込みデータを書き込む書込
み手段と、 前記状態指定手段により通常状態を指定された
ときには外部より与えられる読出し番地信号によ
りまたシフト状態を指定されたときには前記アド
レスカウンタの出力信号により決定される前記記
憶手段の対応する記憶位置からデータを読み出す
読出し手段と、 前記状態指定手段により通常手段が指定された
ときには外部より与えられるデータをまたシフト
状態が指定されたときには前記読出し手段により
読み出され１ビツトシフトしたデータおよび外部
よりの１ビツトシフト入力データをまたイニシヤ
ライズ状態が指定されたときには予め定めたデー
タを前記記憶手段の書込みデータとして供給する
書込みデータ供給手段とを含むことを特徴とする
記憶回路。 ２ 状態指定手段により通常状態およびイニシヤ
ライズ状態のいずれか一つの状態が指定されたと
きには外部より与えられるデータをまたシフト状
態が指定されたときには読出し手段により読み出
され１ビツトシフトしたデータおよび外部よりの
１ビツトシフト入力データを記憶手段に書込みデ
ータとして供給する書込みデータ供給手段を含む
ことを特徴とする前記特許請求の範囲第１項記載
の記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061145A JPS59186016A (ja) | 1983-04-07 | 1983-04-07 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58061145A JPS59186016A (ja) | 1983-04-07 | 1983-04-07 | 記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59186016A JPS59186016A (ja) | 1984-10-22 |
| JPH0215090B2 true JPH0215090B2 (ja) | 1990-04-11 |
Family
ID=13162638
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58061145A Granted JPS59186016A (ja) | 1983-04-07 | 1983-04-07 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59186016A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0648452B2 (ja) * | 1983-04-13 | 1994-06-22 | 株式会社日立製作所 | マイクロコンピュータ |
-
1983
- 1983-04-07 JP JP58061145A patent/JPS59186016A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59186016A (ja) | 1984-10-22 |
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