JPH0648452B2 - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
- Publication number
- JPH0648452B2 JPH0648452B2 JP58063586A JP6358683A JPH0648452B2 JP H0648452 B2 JPH0648452 B2 JP H0648452B2 JP 58063586 A JP58063586 A JP 58063586A JP 6358683 A JP6358683 A JP 6358683A JP H0648452 B2 JPH0648452 B2 JP H0648452B2
- Authority
- JP
- Japan
- Prior art keywords
- reset
- input
- circuit
- random access
- access memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Description
【発明の詳細な説明】 〔発明の利用分野〕 本発明は、マイクロプロセツサ（ＭＰＵ）を中心にリー
ドオンリーメモリ（ＲＯＭ）、ランダムアクセスメモリ
（ＲＡＭ）等により構成した小型電子計算機に係り、さ
らに詳しくは電源遮断やキーボードでのリセツト操作が
なされた場合のうち、キーボードでのリセツト操作の場
合、一部記憶データを残した状態でリセツトできるよう
にしたリセツト処理回路に関するものである。
ドオンリーメモリ（ＲＯＭ）、ランダムアクセスメモリ
（ＲＡＭ）等により構成した小型電子計算機に係り、さ
らに詳しくは電源遮断やキーボードでのリセツト操作が
なされた場合のうち、キーボードでのリセツト操作の場
合、一部記憶データを残した状態でリセツトできるよう
にしたリセツト処理回路に関するものである。
マイクロプロセツサ（以下ＭＰＵと称す）を中心にリー
ドオンリーメモリ（以下ＲＯＭと称す）やランダムアク
セスメモリ（以下ＲＡＭと称す）を構成要素としたマイ
コンシステムにおいては、ＭＰＵ内の各種レジスタをク
リアする操作がなされるが、従来のマイコンシステムに
おけるリセツト方法では、電源オン時のリセツトも、キ
ーボードやリセツト用スイツチからのリセツトも、ＭＰ
Ｕのリセツト入力端子にリセツト信号が入力されるとＭ
ＰＵ内の各種レジスタをクリアすると共に、ＭＰＵに接
続されたＲＡＭを全てクリアし、イニシヤル状態にする
というものであつた。しかしながら、メイン電源等の電
源スイツチのオン、オフによりリセツトではそれらの情
報（特にＲＡＭの情報）全てが消去されるのは止むを得
ないが、制御操作盤なるキーボードによるリセツト操作
ではそれらの情報の一部あるいは全部を必要に応じて残
したい場合がある。
ドオンリーメモリ（以下ＲＯＭと称す）やランダムアク
セスメモリ（以下ＲＡＭと称す）を構成要素としたマイ
コンシステムにおいては、ＭＰＵ内の各種レジスタをク
リアする操作がなされるが、従来のマイコンシステムに
おけるリセツト方法では、電源オン時のリセツトも、キ
ーボードやリセツト用スイツチからのリセツトも、ＭＰ
Ｕのリセツト入力端子にリセツト信号が入力されるとＭ
ＰＵ内の各種レジスタをクリアすると共に、ＭＰＵに接
続されたＲＡＭを全てクリアし、イニシヤル状態にする
というものであつた。しかしながら、メイン電源等の電
源スイツチのオン、オフによりリセツトではそれらの情
報（特にＲＡＭの情報）全てが消去されるのは止むを得
ないが、制御操作盤なるキーボードによるリセツト操作
ではそれらの情報の一部あるいは全部を必要に応じて残
したい場合がある。
それにもかかわらず従来のこの種のシステムにおいて
は、キーボードでのリセツト操作でも、メイン電源をオ
フする場合でもＲＯＭ以外のメモリ内容は全て消去され
てしまい、例えば、ＲＡＭへの年月日、時間の設定値
や、外部から取込んだデータや、処理された中間情報な
どの記憶情報も同時に消去され、全てを最初から記憶し
直さなければならないという不便さがあつた。
は、キーボードでのリセツト操作でも、メイン電源をオ
フする場合でもＲＯＭ以外のメモリ内容は全て消去され
てしまい、例えば、ＲＡＭへの年月日、時間の設定値
や、外部から取込んだデータや、処理された中間情報な
どの記憶情報も同時に消去され、全てを最初から記憶し
直さなければならないという不便さがあつた。
本発明の目的は、前記した従来技術の問題点を解決し、
リセツト条件に応じ、任意のメモリ内容のみをリセツト
できるリセツト処理回路を提供することにある。
リセツト条件に応じ、任意のメモリ内容のみをリセツト
できるリセツト処理回路を提供することにある。
マイクロコンピュータシステムのＭＰＵ等へのリセツト
入力は、電源回路からのもの、専用のリセツトスイツチ
からのもの、キーボードに設けられたリセツトスイツチ
からのものなど、様々な要因がある。それらのリセツト
入力に対する処理をそれぞれのリセツト条件に応じて変
更したい場合が多い。そこで本発明においては、各リセ
ツトの入力条件を記憶しておき、システムへのリセツト
入力時に、そのリセツト条件をまず読み込み、その条件
に応じて一部記憶回路のクリア範囲を変更できるように
し、大事な情報や固定データ、経時データ等を破壊しな
いようにしたものである。
入力は、電源回路からのもの、専用のリセツトスイツチ
からのもの、キーボードに設けられたリセツトスイツチ
からのものなど、様々な要因がある。それらのリセツト
入力に対する処理をそれぞれのリセツト条件に応じて変
更したい場合が多い。そこで本発明においては、各リセ
ツトの入力条件を記憶しておき、システムへのリセツト
入力時に、そのリセツト条件をまず読み込み、その条件
に応じて一部記憶回路のクリア範囲を変更できるように
し、大事な情報や固定データ、経時データ等を破壊しな
いようにしたものである。
以下、添付図に従つて本発明の一実施例を詳述する。第
１図はその具体的な回路構成図であつて、図中、１はＭ
ＰＵ、１はＲＯＭ（リードオンリーメモリ）、３はＲＡ
Ｍ（ランダムアクセスメモリ）を示し、ＭＰＵ１からは
アドレスバス４とデータバス５が出ており、それらのバ
ス４，５にはＲＯＭ２とＲＡＭ３が接続されている。ま
た、アドレスバス４にはデコーダ１０が接続され、その
出力によつて、３ステートバツフア１１をオン、オフ制
御している。
１図はその具体的な回路構成図であつて、図中、１はＭ
ＰＵ、１はＲＯＭ（リードオンリーメモリ）、３はＲＡ
Ｍ（ランダムアクセスメモリ）を示し、ＭＰＵ１からは
アドレスバス４とデータバス５が出ており、それらのバ
ス４，５にはＲＯＭ２とＲＡＭ３が接続されている。ま
た、アドレスバス４にはデコーダ１０が接続され、その
出力によつて、３ステートバツフア１１をオン、オフ制
御している。
また、９はフリツプフロツプ回路を示し、そのＳ入力と
Ｄ入力は電源＋５Ｖに接続されている。また、フリツプ
フロツプ回路９のＴ入力は、マニアルリセツトスイツチ
８に接続され、接点を介してアース接続してある。ま
た、Ｒ入力には、抵抗１２とコンデンサ１３が接続され
ており、時定数Ｒ１×Ｃ１で動作する。フリツプフロツ
プ回路９の出力Ｑは３ステードバツフア１１の入力に接
続され、３ステードバツフア１１の出力はデータバス５
のバスＤ０に接続されている。更に、ＭＰＵ１のリセツ
ト入力には、ＮＡＮＤ回路７を介して、電源からのリセ
ツト信号発生回路６からのリセツト信号と、マニユアル
リセツトスイツチ８からのリセツト信号が接続されてい
る。尚、マニユアルリセツトスイツチ８は抵抗１４を介
して電源＋５Ｖに接続されている。
Ｄ入力は電源＋５Ｖに接続されている。また、フリツプ
フロツプ回路９のＴ入力は、マニアルリセツトスイツチ
８に接続され、接点を介してアース接続してある。ま
た、Ｒ入力には、抵抗１２とコンデンサ１３が接続され
ており、時定数Ｒ１×Ｃ１で動作する。フリツプフロツ
プ回路９の出力Ｑは３ステードバツフア１１の入力に接
続され、３ステードバツフア１１の出力はデータバス５
のバスＤ０に接続されている。更に、ＭＰＵ１のリセツ
ト入力には、ＮＡＮＤ回路７を介して、電源からのリセ
ツト信号発生回路６からのリセツト信号と、マニユアル
リセツトスイツチ８からのリセツト信号が接続されてい
る。尚、マニユアルリセツトスイツチ８は抵抗１４を介
して電源＋５Ｖに接続されている。
第２図は電源（＋５Ｖ）とフリツプフロツプ回路９およ
びリセツト信号の時間関係を示すタイムチヤートを示
し、簡単に説明する。電源オン時、＋５Ｖ電源は徐々に
上昇する。電源からのリセツト信号発生回路６はその＋
５Ｖ電源が立ち上がつた時点で、リセツト信号を発生す
る。一方第１図に示すマニユアルリセツトスイツチ８か
らのリセツト信号は、マニユアルリセツトスイツチ８を
操作するたびに発生する。ＭＰＵ１のリセツト端子（Ｒ
ＥＳＥＴ）には、両方からのリセツト信号が論理和され
て、入力されることになる。フリツプフロツプ回路９の
Ｓ端子は、直接＋５Ｖに接続されているが、Ｒ端子は抵
抗に、コンデンサ13からなる回路によつて時定数（Ｒ１
×Ｃ１）を持ち、＋５Ｖの上昇に追随して上昇してゆ
く。従つて、電源オン時のフリツプフロツプ回路９のＱ
端子出力は、必ず「Ｌ」レベルとなる。その後、マニユ
アルリセツトスイツチ８の操作により、フリツプフロツ
プ回路９のＴ端子に入力パルスが入力され、フリツプフ
ロツプ回路９のＱ出力は「Ｈ」レベルになる。一旦
「Ｈ」レベルになると、それ以後、第１図のマニユアル
リセツトスイツチ８からのパルスが何回入力されても、
フリツプフロツプ回路９のＱ出力は、「Ｈ」レベルのま
まである。即ち、何らかのリセツト信号がＭＰＵ１のリ
セツト端子に入力された時、フリツプフロツプ回路９の
Ｑ出力を見ることができれば、そのリセツト要因がわか
る。
びリセツト信号の時間関係を示すタイムチヤートを示
し、簡単に説明する。電源オン時、＋５Ｖ電源は徐々に
上昇する。電源からのリセツト信号発生回路６はその＋
５Ｖ電源が立ち上がつた時点で、リセツト信号を発生す
る。一方第１図に示すマニユアルリセツトスイツチ８か
らのリセツト信号は、マニユアルリセツトスイツチ８を
操作するたびに発生する。ＭＰＵ１のリセツト端子（Ｒ
ＥＳＥＴ）には、両方からのリセツト信号が論理和され
て、入力されることになる。フリツプフロツプ回路９の
Ｓ端子は、直接＋５Ｖに接続されているが、Ｒ端子は抵
抗に、コンデンサ13からなる回路によつて時定数（Ｒ１
×Ｃ１）を持ち、＋５Ｖの上昇に追随して上昇してゆ
く。従つて、電源オン時のフリツプフロツプ回路９のＱ
端子出力は、必ず「Ｌ」レベルとなる。その後、マニユ
アルリセツトスイツチ８の操作により、フリツプフロツ
プ回路９のＴ端子に入力パルスが入力され、フリツプフ
ロツプ回路９のＱ出力は「Ｈ」レベルになる。一旦
「Ｈ」レベルになると、それ以後、第１図のマニユアル
リセツトスイツチ８からのパルスが何回入力されても、
フリツプフロツプ回路９のＱ出力は、「Ｈ」レベルのま
まである。即ち、何らかのリセツト信号がＭＰＵ１のリ
セツト端子に入力された時、フリツプフロツプ回路９の
Ｑ出力を見ることができれば、そのリセツト要因がわか
る。
次に、第３図のメモリマツプ例と、第４図のフローチャ
ートを用いて、詳細な回路動作を説明する。
ートを用いて、詳細な回路動作を説明する。
まず、メモリは第３図のように、ＲＡＭ３のメモリ領域
が、アドレス００００〜７ＦＦＦ、ＲＯＭ２のメモリ領
域がアドレスＦ０００〜ＦＦＦＦまでとし、ＲＡＭ領域
のドレス１０００〜１ＦＦＦまでのＦ領域が、マニユア
ルリセツトでは消したくない領域とする。第１図のデコ
ーダ１０でデコードするアドレスはＥ０００とする。い
ま、第４図のフローチャートに示すように、何らかのリ
セツト信号がはいると、まず、ＲＯＭ２内のイニシヤル
ルーチンＥが起動される。そのイニシヤルルーチンで
は、まず、リセツトフラグ（フリツプフロツプ回路９の
Ｑ出力）を読出しにいく。即ち、ＭＰＵ１からアドレス
Ｅ０００を出力し、デコーダ１０の出力をオンさせ、３
ステートバツフア１１をオープンにし、リセツトフラグ
をデータバス５のバスＤ０に読み出す。次に、そのリセ
ツトフラグのレベルを判定し、「Ｌ」レベルであれば、
電源オン時のリセツトであると判断し、全ＲＡＭ領域
（第３図のａ部）をクリアする。一方、「Ｈ」レベルで
あれば、マニユアルリセツトであると判断し、Ｆ領域を
除いた部分（第３図のｂ部）のＲＡＭのみをクリアす
る。
が、アドレス００００〜７ＦＦＦ、ＲＯＭ２のメモリ領
域がアドレスＦ０００〜ＦＦＦＦまでとし、ＲＡＭ領域
のドレス１０００〜１ＦＦＦまでのＦ領域が、マニユア
ルリセツトでは消したくない領域とする。第１図のデコ
ーダ１０でデコードするアドレスはＥ０００とする。い
ま、第４図のフローチャートに示すように、何らかのリ
セツト信号がはいると、まず、ＲＯＭ２内のイニシヤル
ルーチンＥが起動される。そのイニシヤルルーチンで
は、まず、リセツトフラグ（フリツプフロツプ回路９の
Ｑ出力）を読出しにいく。即ち、ＭＰＵ１からアドレス
Ｅ０００を出力し、デコーダ１０の出力をオンさせ、３
ステートバツフア１１をオープンにし、リセツトフラグ
をデータバス５のバスＤ０に読み出す。次に、そのリセ
ツトフラグのレベルを判定し、「Ｌ」レベルであれば、
電源オン時のリセツトであると判断し、全ＲＡＭ領域
（第３図のａ部）をクリアする。一方、「Ｈ」レベルで
あれば、マニユアルリセツトであると判断し、Ｆ領域を
除いた部分（第３図のｂ部）のＲＡＭのみをクリアす
る。
このようなリセツト方式であるので、例えば、ＲＡＭを
クリア操作しても、そのＲＡＭ内で使われていた各種情
報が失なわれることがなくなり、例えば、年月日、時間
の設定値、外部から取入れたデータ、処理された中間情
報などの消去してはならないデータをそのまま残した状
態でリセツトすることができ、最初からデータ入力しな
ければならないという不具合はなくなる。
クリア操作しても、そのＲＡＭ内で使われていた各種情
報が失なわれることがなくなり、例えば、年月日、時間
の設定値、外部から取入れたデータ、処理された中間情
報などの消去してはならないデータをそのまま残した状
態でリセツトすることができ、最初からデータ入力しな
ければならないという不具合はなくなる。
なお、本実施例では、リセツト入力条件を２つとし、そ
れを区別するためのフリツプフロツプ回路を一つ設けた
場合について説明したが、もちろん、２つ以上のリセツ
ト入力条件へと拡張した回路構成とすることは容易であ
る。
れを区別するためのフリツプフロツプ回路を一つ設けた
場合について説明したが、もちろん、２つ以上のリセツ
ト入力条件へと拡張した回路構成とすることは容易であ
る。
従つて、本実施例によれば、リセツト入力条件に応じ
て、ＲＡＭのクリア領域を設定できる。
て、ＲＡＭのクリア領域を設定できる。
上述の実施例からも明らかなように本発明によれば、複
数のＭＰＵリセツト条件を記憶しておく回路と、そのリ
セツト条件を読出す回路並びにＭＰＵへのリセツト信号
入力時に前記ＭＰＵリセツト条件を判定し、その条件に
応じて一部メモリ回路のクリア範囲を変更できるように
したものであるから、その条件に応じて内容消去を禁止
した前記一部メモリ回路の該当エリアのみをクリアする
ことができ、従来のようにリセツト制御した後、全ての
データを再入力しなければならないという手間を省くこ
とができる等の利点がある。
数のＭＰＵリセツト条件を記憶しておく回路と、そのリ
セツト条件を読出す回路並びにＭＰＵへのリセツト信号
入力時に前記ＭＰＵリセツト条件を判定し、その条件に
応じて一部メモリ回路のクリア範囲を変更できるように
したものであるから、その条件に応じて内容消去を禁止
した前記一部メモリ回路の該当エリアのみをクリアする
ことができ、従来のようにリセツト制御した後、全ての
データを再入力しなければならないという手間を省くこ
とができる等の利点がある。
添付図は本発明の一実施例を示すものであつて、第１図
は具体的な回路構成図、第２図は第１図の回路動作を説
明するためのタイムチヤート、第３図は第１図の回路に
おけるメモリマツプ、第４図は第１図の回路動作を説明
するためのフローチヤートである。 １…ＭＰＵ、２…ＲＯＭ、３…ＲＡＭ、４…アドレスバ
ス、５…データバス、６…電源からのリセツト信号発生
回路、７…ＮＡＮＤ回路、８…マニユアルリセツトスイ
ツチ、９…フリツプフロツプ回路、１０…デコーダ、１
１…３ステートバツフア、１２，１４…抵抗、１３…コ
ンデンサ
は具体的な回路構成図、第２図は第１図の回路動作を説
明するためのタイムチヤート、第３図は第１図の回路に
おけるメモリマツプ、第４図は第１図の回路動作を説明
するためのフローチヤートである。 １…ＭＰＵ、２…ＲＯＭ、３…ＲＡＭ、４…アドレスバ
ス、５…データバス、６…電源からのリセツト信号発生
回路、７…ＮＡＮＤ回路、８…マニユアルリセツトスイ
ツチ、９…フリツプフロツプ回路、１０…デコーダ、１
１…３ステートバツフア、１２，１４…抵抗、１３…コ
ンデンサ
Claims (1)
- 【請求項１】マイクロプロセッサとリードオンリメモリ
とランダムアクセスメモリとを含み、リセット信号の受
信により前記ランダムアクセスメモリの内容を消去して
リセット処理を行うマイクロコンピュータにおいて、 該マイクロプロセッサに入力されるリセット信号の種類
を判定するための判定手段と、 リセット信号の種類毎に前記ランダムアクセスメモリの
消去範囲を記憶する記憶手段とを備え、 前記判定手段により判定されたリセット種類に対応する
前記ランダムアクセスメモリの消去範囲に従って、前記
ランダムアクセスメモリの記憶内容を消去してリセット
処理を行うことを特徴とするマイクロコンピュータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58063586A JPH0648452B2 (ja) | 1983-04-13 | 1983-04-13 | マイクロコンピュータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58063586A JPH0648452B2 (ja) | 1983-04-13 | 1983-04-13 | マイクロコンピュータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59189423A JPS59189423A (ja) | 1984-10-27 |
| JPH0648452B2 true JPH0648452B2 (ja) | 1994-06-22 |
Family
ID=13233514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58063586A Expired - Lifetime JPH0648452B2 (ja) | 1983-04-13 | 1983-04-13 | マイクロコンピュータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0648452B2 (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61248139A (ja) * | 1985-04-25 | 1986-11-05 | Nec Corp | シ−ケンス制御方式 |
| JPS6235928A (ja) * | 1985-08-10 | 1987-02-16 | Fujitsu Ltd | リセツト方式 |
| JPS62102379A (ja) * | 1985-10-29 | 1987-05-12 | Casio Comput Co Ltd | Ｉｃカ−ドシステム |
| JPS6391724A (ja) * | 1986-10-04 | 1988-04-22 | Sharp Corp | 電子計算機のリセツト表示方式 |
| JPS63143617A (ja) * | 1986-12-05 | 1988-06-15 | Mitsubishi Electric Corp | 制御装置 |
| JPS63307516A (ja) * | 1987-06-09 | 1988-12-15 | Fuji Electric Co Ltd | 情報処理装置のシステム起動状態判定装置 |
| JPS6479847A (en) * | 1987-09-21 | 1989-03-24 | Fujitsu Ltd | Non-volatile memory control system |
| WO2000054133A1 (en) * | 1999-03-08 | 2000-09-14 | Seiko Epson Corporation | Information processor, method for saving/loading data, and information recorded medium |
| JP2010066869A (ja) * | 2008-09-09 | 2010-03-25 | Nec Corp | 情報処理装置、その制御方法及びプログラム |
| JP2013175093A (ja) * | 2012-02-27 | 2013-09-05 | Nec Corp | 通信装置およびそのプロセッサ再開方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5729934U (ja) * | 1980-07-25 | 1982-02-17 | ||
| JPS59186016A (ja) * | 1983-04-07 | 1984-10-22 | Nec Corp | 記憶回路 |
-
1983
- 1983-04-13 JP JP58063586A patent/JPH0648452B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS59189423A (ja) | 1984-10-27 |
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