JPH02152100A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH02152100A JPH02152100A JP63306553A JP30655388A JPH02152100A JP H02152100 A JPH02152100 A JP H02152100A JP 63306553 A JP63306553 A JP 63306553A JP 30655388 A JP30655388 A JP 30655388A JP H02152100 A JPH02152100 A JP H02152100A
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は誤り訂正回路を組み込んだ半導体記憶装置に
関し、特に紫外線照射型不揮発性半導体記憤装置（ＥＦ
ＲＯ記憶）をプラスチック化した一回きり書き込み可能
ＲＯＭ （ＯＴＰ ）を提供するものである。
関し、特に紫外線照射型不揮発性半導体記憤装置（ＥＦ
ＲＯ記憶）をプラスチック化した一回きり書き込み可能
ＲＯＭ （ＯＴＰ ）を提供するものである。
第２図は従来のＥＰＲＯＭ・ＯＴＰの構成を示すブロッ
ク図で、図において、（１）はメモリセル、（２１はＸ
アドレス、（３）はＹアドレス、（４）はデータ入出力
回路、（５）はページデータラッチ、（６）はページバ
イトコントロール回路、（７）はプログラム回路である
。
ク図で、図において、（１）はメモリセル、（２１はＸ
アドレス、（３）はＹアドレス、（４）はデータ入出力
回路、（５）はページデータラッチ、（６）はページバ
イトコントロール回路、（７）はプログラム回路である
。
次に動作について説明する。ここでは、フローティング
・ゲート構造のメモリ素子を用いたＯＴＰを例にと。て
説明をする。メモリ素子の構造を第３図に示す。図にお
いて、αｎはドレイン拡散領［、Ｑ２はソース拡散領域
、ａ３はフローティング・ゲート、ａ４はコントロール
・ゲート、０９はシリコン基板、０Ｇはシリコン基板・
フローティング・ゲート間酸化膜、０ηはフローティン
グゲート・コントロールゲート間酸化膜である。この構
造のメモリ素子はＦＡＲｒＯ５７ｇ造と呼ばれ、ドレイ
ンとコントロール・ゲートに高１圧を印加し、大きなチ
ャネル電流を流すと、ドレイン端まりホットエレクトロ
ンが醇化膜中に注入され、コントロール・ゲート重圧に
よる電圧に引かれてエレクトロンはフローティングゲー
トに到達し蓄慣される。外部重圧を取去っても、フロー
ティングゲートは囲りを絶縁性ｔｙ＞良い酸化膜で覆わ
れているので、フローティング・ゲート上のエレクトロ
ンは長期間にわたり保持される。
・ゲート構造のメモリ素子を用いたＯＴＰを例にと。て
説明をする。メモリ素子の構造を第３図に示す。図にお
いて、αｎはドレイン拡散領［、Ｑ２はソース拡散領域
、ａ３はフローティング・ゲート、ａ４はコントロール
・ゲート、０９はシリコン基板、０Ｇはシリコン基板・
フローティング・ゲート間酸化膜、０ηはフローティン
グゲート・コントロールゲート間酸化膜である。この構
造のメモリ素子はＦＡＲｒＯ５７ｇ造と呼ばれ、ドレイ
ンとコントロール・ゲートに高１圧を印加し、大きなチ
ャネル電流を流すと、ドレイン端まりホットエレクトロ
ンが醇化膜中に注入され、コントロール・ゲート重圧に
よる電圧に引かれてエレクトロンはフローティングゲー
トに到達し蓄慣される。外部重圧を取去っても、フロー
ティングゲートは囲りを絶縁性ｔｙ＞良い酸化膜で覆わ
れているので、フローティング・ゲート上のエレクトロ
ンは長期間にわたり保持される。
上記のような書き込み動作により、ＦＡＭＯ５型メモリ
素メモリ素子ロール・ゲートから見たしきい値嘴圧が正
の方向にシフトする。一方、紫外紳を照射した後上記書
き込み動作を行なわないメモリ素子は消去状態もしくは
初期のしきい値に留まる。
素メモリ素子ロール・ゲートから見たしきい値嘴圧が正
の方向にシフトする。一方、紫外紳を照射した後上記書
き込み動作を行なわないメモリ素子は消去状態もしくは
初期のしきい値に留まる。
このようにして、２つの異なるしきい値の状態を、適当
な読み出し電圧をメモリ素子のドレインとコントロール
・ゲートに印加することにより、メモリ素子を流れるド
レイン電流の差として識別することが可能であり、不揮
発性メモリとして動作する。
な読み出し電圧をメモリ素子のドレインとコントロール
・ゲートに印加することにより、メモリ素子を流れるド
レイン電流の差として識別することが可能であり、不揮
発性メモリとして動作する。
前記の読み出し識別の関係を電圧・雷流特件で示すと第
４図のようになる。
４図のようになる。
前記に説明した動作原理を持つメモリ素子をマトリック
ス上に配列して、半導体記憶装置として構成した時の動
作を現在市販されている１２８にワード×８ビット構成
のＩＭビットＯＴＰを例に詳しく説明する。才ず書き込
みモードには２通りあり、バイト書き込みモードと呼ぶ
ｆＩき込みのフローチャートを第５図に示す。書き込む
ためには才ず専き込み電圧を印加する。
ス上に配列して、半導体記憶装置として構成した時の動
作を現在市販されている１２８にワード×８ビット構成
のＩＭビットＯＴＰを例に詳しく説明する。才ず書き込
みモードには２通りあり、バイト書き込みモードと呼ぶ
ｆＩき込みのフローチャートを第５図に示す。書き込む
ためには才ず専き込み電圧を印加する。
次に、書き込むべき番地と１バイトの書き込みデータを
設定する。書き込み指令信号を印加すると、書き込み回
路によりメモリセル内の選択バイトに対応したメモリ素
子に高９圧が導かれ書き込まれる。この場合第２図のペ
ージ・バイト・コントロール回路【６）がバイト書き込
みを認識し、データ入出力回路（４）を通ったデータは
ページ・データ・ラッチ（５）にかかわらずメモリセル
（１）に伝えられる。
設定する。書き込み指令信号を印加すると、書き込み回
路によりメモリセル内の選択バイトに対応したメモリ素
子に高９圧が導かれ書き込まれる。この場合第２図のペ
ージ・バイト・コントロール回路【６）がバイト書き込
みを認識し、データ入出力回路（４）を通ったデータは
ページ・データ・ラッチ（５）にかかわらずメモリセル
（１）に伝えられる。
次にページ書キ込みモードのフローチャートを第６図に
示す。
示す。
上記バイト書き込みと同じように、書き込み電圧を設定
し、次に９き込みページの先頭番地とデータを設定しラ
ッチモードに設定すると、第２図のページ・バイト・コ
ントロール回路（ａｌがページ・データ・ラッチ（５）
にデータを設定する。引きつづき、第２番目、第３番目
、第４′１＃目のページ・番地とデータを内部にラッチ
する。次に書き込み信号を印加することにより、選択し
たページに対応したメモリ素子群に高電圧が印加され書
き込まれる。書き込み動作後、読み出しを行い、書き込
みデータと読み出しデータの照合を行い、所定回数まで
前記書き込み・読み出しを行い、照合出来れば追加の書
き込みを行い次のページ番地に進む。
し、次に９き込みページの先頭番地とデータを設定しラ
ッチモードに設定すると、第２図のページ・バイト・コ
ントロール回路（ａｌがページ・データ・ラッチ（５）
にデータを設定する。引きつづき、第２番目、第３番目
、第４′１＃目のページ・番地とデータを内部にラッチ
する。次に書き込み信号を印加することにより、選択し
たページに対応したメモリ素子群に高電圧が印加され書
き込まれる。書き込み動作後、読み出しを行い、書き込
みデータと読み出しデータの照合を行い、所定回数まで
前記書き込み・読み出しを行い、照合出来れば追加の書
き込みを行い次のページ番地に進む。
読み出しは川に番地を設定し読み出しモードに設定する
と、選択番地のデータが読み出される。−度書き込まれ
たデータはプラスチックに封入後は紫外線を照射できな
いので消去できない。
と、選択番地のデータが読み出される。−度書き込まれ
たデータはプラスチックに封入後は紫外線を照射できな
いので消去できない。
従来の半導体記憶装置は以上のように構成されていだの
で、レリコン半導体ウニへの状態で機詣検査後、プラス
チックに封入した時点で十分な機能検査が出来ず、又書
き込みを実際に行った後アセンブリ工程でシリコン・チ
ップが受けた物理的損傷により短時間でデータが揮発す
る等の問題点があった。
で、レリコン半導体ウニへの状態で機詣検査後、プラス
チックに封入した時点で十分な機能検査が出来ず、又書
き込みを実際に行った後アセンブリ工程でシリコン・チ
ップが受けた物理的損傷により短時間でデータが揮発す
る等の問題点があった。
この発明は上記のような問題点を解消するためになされ
たもので、半導体記憶装置の欠陥による故障や経時的変
化による不良を救済し、高い信頼性を有する半導体記憶
装置を得ることを目的とする。
たもので、半導体記憶装置の欠陥による故障や経時的変
化による不良を救済し、高い信頼性を有する半導体記憶
装置を得ることを目的とする。
〔課題を解決するための手段〕
この発明に係る半導体記憶装置は複数の外部書き込みデ
ータに対し内部で誤り訂正用検査ビットを発生し、外部
データと共に９ｇき込み、読み出し時には複数の書き込
みデータと検査ビットを共に読み出し、誤り訂正処理を
行った後外部に選択されたデータのみを出力すると共に
、バイト単位の書き込みが行われた際は、内部への書き
込み動作を禁止するようにしたものである。
ータに対し内部で誤り訂正用検査ビットを発生し、外部
データと共に９ｇき込み、読み出し時には複数の書き込
みデータと検査ビットを共に読み出し、誤り訂正処理を
行った後外部に選択されたデータのみを出力すると共に
、バイト単位の書き込みが行われた際は、内部への書き
込み動作を禁止するようにしたものである。
この発明における半導体記憶装置の誤り訂正処理は仮に
書キ込み時１ビットの誤りが生じても、読み出し時に訂
正されて出力されたり、動作中に１ビット揮発が生じて
も誤り訂正され、又、使用者がバイト書き込みの実行を
試みた場合、内部的にはｉＡ込み処理が行なわれず、先
はどのフローチャートにより、最初の番地の書き込みで
Ｎ Ｇ’と判定されリジェクトされる。
書キ込み時１ビットの誤りが生じても、読み出し時に訂
正されて出力されたり、動作中に１ビット揮発が生じて
も誤り訂正され、又、使用者がバイト書き込みの実行を
試みた場合、内部的にはｉＡ込み処理が行なわれず、先
はどのフローチャートにより、最初の番地の書き込みで
Ｎ Ｇ’と判定されリジェクトされる。
この時点で、改ためてページ書き込みを実行すると何ら
問題が生じない。
問題が生じない。
以下、この発明の一実施例を図について説明する。第１
図において、（１）はメモリセル％（２）はＸアドレス
、（３）はＹアドレス、（４）はデータ入出力回路、（
５）はページデータラッチ、（６）はページ・バイト・
コントロール回路、（７）はプログラム回路、（８）は
誤り訂正符号化回路、（９）は誤り訂正復号化回路、ａ
ｌは検査用メモリセルである。
図において、（１）はメモリセル％（２）はＸアドレス
、（３）はＹアドレス、（４）はデータ入出力回路、（
５）はページデータラッチ、（６）はページ・バイト・
コントロール回路、（７）はプログラム回路、（８）は
誤り訂正符号化回路、（９）は誤り訂正復号化回路、ａ
ｌは検査用メモリセルである。
次に動作について説明する。ページ書き込みのフローチ
ャートは前記従来のものの皇６図に同じである。外部よ
り書き込み重圧を設定し、書き込みページの先頭アドレ
スとデータを設定する。
ャートは前記従来のものの皇６図に同じである。外部よ
り書き込み重圧を設定し、書き込みページの先頭アドレ
スとデータを設定する。
次に、ラッチモードにすることにより％第１図のページ
・データ・ラッチ（５）に取り込まｌる。２Ｗ目、３番
目、４番目のページアドレス・データのう１．チを行っ
た後、書き込み指令信号を与えると、ページ・データ・
ラッチ（５）のデータは誤り訂正符号化回路（８）によ
り、３２ビットのｅＡ込みデータに対し６ビットの検査
ビットを生成付加し、メモリセル（１）と検査用メモリ
セル０口に与えられ、高電圧が導かれて書き込みが行な
われる。誤り訂正符号化回路の一実施例を第７図に示す
。
・データ・ラッチ（５）に取り込まｌる。２Ｗ目、３番
目、４番目のページアドレス・データのう１．チを行っ
た後、書き込み指令信号を与えると、ページ・データ・
ラッチ（５）のデータは誤り訂正符号化回路（８）によ
り、３２ビットのｅＡ込みデータに対し６ビットの検査
ビットを生成付加し、メモリセル（１）と検査用メモリ
セル０口に与えられ、高電圧が導かれて書き込みが行な
われる。誤り訂正符号化回路の一実施例を第７図に示す
。
第７図（ａ）、（ｂ）はそれぞれ従来の８ビットデ一タ
信号Ｄｏ−Ｄ７の誤り訂正符号化回路、及び誤り訂正複
合化回路である。第７図（ａ）、（ｂ）においてｃｏ−
Ｃ３は８ビットデータにおける１ビット誤りの訂正に必
要な最少限の４ビットの誤り検出用データである。上記
のような誤り訂正符合化及び複合化回路において８×４
ビットのページデータ信号、つまり、３２ビットのデー
タ信号についての１ビット誤り訂正に必要な最少限の誤
り検出用データ数は６ビットのみとなり、８ビットデー
タごとに４ビットの誤り検出用データの場合の４倍の１
６ビットに比らべ飛躍的に誤り検出用データ数は減少す
る。
信号Ｄｏ−Ｄ７の誤り訂正符号化回路、及び誤り訂正複
合化回路である。第７図（ａ）、（ｂ）においてｃｏ−
Ｃ３は８ビットデータにおける１ビット誤りの訂正に必
要な最少限の４ビットの誤り検出用データである。上記
のような誤り訂正符合化及び複合化回路において８×４
ビットのページデータ信号、つまり、３２ビットのデー
タ信号についての１ビット誤り訂正に必要な最少限の誤
り検出用データ数は６ビットのみとなり、８ビットデー
タごとに４ビットの誤り検出用データの場合の４倍の１
６ビットに比らべ飛躍的に誤り検出用データ数は減少す
る。
次に読み出し動作を行うと、メモリセル０１）と検査用
メモリセルＯｄの対応データを読み出し、誤り訂正復号
化回路（９）により誤り訂ｉＥを行なった後外部に出力
される。読み出しデータが書き込みデータと照合できる
まで、書き込み・読み出しを所定回くり返し、読み出し
データと書き込みデータが一致すれば追加書き込みを行
って、次のページ番地に進む。所定回数の書き込みを行
なっても正しく読み出せない場合は不良としてリジェク
トする。
メモリセルＯｄの対応データを読み出し、誤り訂正復号
化回路（９）により誤り訂ｉＥを行なった後外部に出力
される。読み出しデータが書き込みデータと照合できる
まで、書き込み・読み出しを所定回くり返し、読み出し
データと書き込みデータが一致すれば追加書き込みを行
って、次のページ番地に進む。所定回数の書き込みを行
なっても正しく読み出せない場合は不良としてリジェク
トする。
ところで、バイト書き込みを行うと、まず書き込み電圧
を設定し、書き込み番地とデータを設定して、書き込み
指令信号を与えるわけであるが、この時データ・ラッチ
モードを経由していないので、ページ・バイト・コント
ロール回路（６） カページ等き込みで無いことを検出
し、プログラム回路（７）を不動作として、結果として
メモリ・セル（１）及び検査用メモリセル０Ｇには高電
圧が導かれず、書き込みが行なわれない。従って、書き
込み動作はその番地で停止することになり、改めてペー
ジ書き込みを施すと正しく、７Ｖａ込みが出来る。ペー
ジ・バイト・コントロール回路（６）の一実施例を第８
図に示す。
を設定し、書き込み番地とデータを設定して、書き込み
指令信号を与えるわけであるが、この時データ・ラッチ
モードを経由していないので、ページ・バイト・コント
ロール回路（６） カページ等き込みで無いことを検出
し、プログラム回路（７）を不動作として、結果として
メモリ・セル（１）及び検査用メモリセル０Ｇには高電
圧が導かれず、書き込みが行なわれない。従って、書き
込み動作はその番地で停止することになり、改めてペー
ジ書き込みを施すと正しく、７Ｖａ込みが出来る。ペー
ジ・バイト・コントロール回路（６）の一実施例を第８
図に示す。
第８図（ａ）、（ｂ）はそれぞｊ、バイトプログラム時
及ヒページプログラム時のタイミング図である。
及ヒページプログラム時のタイミング図である。
第８図（Ｃ）は、ページ・バイトコントロール回路の一
実施例の回路図である。
実施例の回路図である。
なお上記実施例ではＯＴＰの場合について説明したが、
ＥＦＲＯＭでもまたＥ２ＦＲＯＭ でも、同様の効果を
奏する。又１語８ビットのバイト溝成で説明したが、１
語１６ビット（冑成についても同様の効果を奏する。
ＥＦＲＯＭでもまたＥ２ＦＲＯＭ でも、同様の効果を
奏する。又１語８ビットのバイト溝成で説明したが、１
語１６ビット（冑成についても同様の効果を奏する。
〔発明（７）効果〕
以上のようにこの発明によれば、半、奪体記・１合装置
にページ書き込み時内部で誤り訂正用検査ビットを生成
し、書き込みデータと共に書き込みを行い、読み出し時
はスキ込みデータと検査ビットを共に読み出し瞑り訂正
処理を行うと共に、バイト書き込みが行なわれた時、書
六込み回路を不活性にして、ｎ部データを保汚オるよう
に構成したので、信頼性の高いＯＴＰが構成でき、従来
のＥＰＲＯＭと混在して使用しても、誤操作によりＯＴ
Ｐを無駄に誤書き込みを防止出来る効用を奏する。
にページ書き込み時内部で誤り訂正用検査ビットを生成
し、書き込みデータと共に書き込みを行い、読み出し時
はスキ込みデータと検査ビットを共に読み出し瞑り訂正
処理を行うと共に、バイト書き込みが行なわれた時、書
六込み回路を不活性にして、ｎ部データを保汚オるよう
に構成したので、信頼性の高いＯＴＰが構成でき、従来
のＥＰＲＯＭと混在して使用しても、誤操作によりＯＴ
Ｐを無駄に誤書き込みを防止出来る効用を奏する。
第１図はこの発明の一実施例による、牢導体記憶装凶を
示すブロック図、第２図は従来の甲導体記憶装置を示す
ブロック図、第３図はフローティング・ゲート型不揮発
性メモリ素子の断面構造図、第４図は前記不揮発性メモ
リ素子の消去・書き込み特性を示す図、第５図はバイト
書き込み時のフローチャート、第６図はページ寝き込み
時のフローチャート、第７１”Ｊ（ａ）、（ｂ）はそれ
ぞれ誤り訂正符号化及び復号化回路の回路図、第８図（
ａ）、（ｂ）は、そ第１ぞれバイトプログラム時及びペ
ージプログラム時のタイミング図、第８図（Ｃ）はペー
ジ・バイト・コントロール回路の構成の一実施例を示す
回路図である。 田こおいて、（１）はメモリセＪし、（２１はＸアドレ
ス、（３）はＹアドレス、（４）はデータ入出力回路、
（５）１よページデークラッチ、（６）はページノ（イ
トコントロール回路、（７）はプログラム回路、（８）
は誤り訂正符号化回路、（９）は誤り訂正復号化回路、
Ｑｄ ｉｉ検査用メモリセルを示す。 なお、図中、同一符号は同一、または相当部分を示す。
示すブロック図、第２図は従来の甲導体記憶装置を示す
ブロック図、第３図はフローティング・ゲート型不揮発
性メモリ素子の断面構造図、第４図は前記不揮発性メモ
リ素子の消去・書き込み特性を示す図、第５図はバイト
書き込み時のフローチャート、第６図はページ寝き込み
時のフローチャート、第７１”Ｊ（ａ）、（ｂ）はそれ
ぞれ誤り訂正符号化及び復号化回路の回路図、第８図（
ａ）、（ｂ）は、そ第１ぞれバイトプログラム時及びペ
ージプログラム時のタイミング図、第８図（Ｃ）はペー
ジ・バイト・コントロール回路の構成の一実施例を示す
回路図である。 田こおいて、（１）はメモリセＪし、（２１はＸアドレ
ス、（３）はＹアドレス、（４）はデータ入出力回路、
（５）１よページデークラッチ、（６）はページノ（イ
トコントロール回路、（７）はプログラム回路、（８）
は誤り訂正符号化回路、（９）は誤り訂正復号化回路、
Ｑｄ ｉｉ検査用メモリセルを示す。 なお、図中、同一符号は同一、または相当部分を示す。
Claims (1)
- １語８ビット以上で構成される半導体記憶装置において
、データ書き込みモード時２語以上の複数語のアドレス
とデータ群を入力した後前記複数語を同時に書き込むペ
ージ書き込みモードを備え前記ページ書き込みモード時
には外部より入力された複数語のデータに対し内部で１
ビット以上の誤り訂正符号検査ビットを生成し前記入力
データと検査ビットを共に書き込み、読み出し時には前
記複数語のデータと検査ビットを共に読み出し、誤り訂
正処理を行った後指定の語に相当する読み出しデータを
外部に出力すると共に、１語単位の書き込みモード指定
時は内部書き込み動作を不動作とする制御回路を備えた
ことを特徴とする半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63306553A JPH02152100A (ja) | 1988-12-02 | 1988-12-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63306553A JPH02152100A (ja) | 1988-12-02 | 1988-12-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02152100A true JPH02152100A (ja) | 1990-06-12 |
Family
ID=17958430
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63306553A Pending JPH02152100A (ja) | 1988-12-02 | 1988-12-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02152100A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04141900A (ja) * | 1990-10-01 | 1992-05-15 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP2010231887A (ja) * | 2010-07-20 | 2010-10-14 | Toshiba Corp | 不揮発性半導体メモリ |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6046000A (ja) * | 1983-08-23 | 1985-03-12 | Nec Corp | ビット訂正付きプログラマブルリ−ドオンリィメモリ |
-
1988
- 1988-12-02 JP JP63306553A patent/JPH02152100A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6046000A (ja) * | 1983-08-23 | 1985-03-12 | Nec Corp | ビット訂正付きプログラマブルリ−ドオンリィメモリ |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04141900A (ja) * | 1990-10-01 | 1992-05-15 | Nec Ic Microcomput Syst Ltd | 半導体集積回路 |
| JP2010231887A (ja) * | 2010-07-20 | 2010-10-14 | Toshiba Corp | 不揮発性半導体メモリ |
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