JPH0193145A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPH0193145A JPH0193145A JP62250345A JP25034587A JPH0193145A JP H0193145 A JPH0193145 A JP H0193145A JP 62250345 A JP62250345 A JP 62250345A JP 25034587 A JP25034587 A JP 25034587A JP H0193145 A JPH0193145 A JP H0193145A
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- Japan
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- conductivity type
- logic
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- conductivity
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
- H10D84/998—Input and output buffer/driver structures
Landscapes
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は多数の入出力ピン数が必要な半導体集積回路
装置、特にゲートアレイの人出力バッファの構造に関す
るものである。
装置、特にゲートアレイの人出力バッファの構造に関す
るものである。
［従来の技術］
第５図は従来のゲートアレイを構成する相補型ＭＯ８半
導体集積回路装置の構成図である。第５図において、半
導体チップ１のチップ周辺にボンディングパッド２が配
置され、半導体チップ１の中央部に内部論理ゲート部３
が配置される。この内部論理ゲート部３は複数個のＰ型
ＭＯＳ）ランジスタと複数個のＮ型ＭＯＳ）ランジスタ
とのペアからなる基本セルをアレイ上に規則正しく配列
して構成されている。そして、この内部論理ゲート部３
とチップ外部とのインターフェイスをとるために、ボン
ディングパッド２と内部論理ゲート部３との間に内部論
理ゲート３を取囲むようにして人出力バッファ４が設け
られている。
導体集積回路装置の構成図である。第５図において、半
導体チップ１のチップ周辺にボンディングパッド２が配
置され、半導体チップ１の中央部に内部論理ゲート部３
が配置される。この内部論理ゲート部３は複数個のＰ型
ＭＯＳ）ランジスタと複数個のＮ型ＭＯＳ）ランジスタ
とのペアからなる基本セルをアレイ上に規則正しく配列
して構成されている。そして、この内部論理ゲート部３
とチップ外部とのインターフェイスをとるために、ボン
ディングパッド２と内部論理ゲート部３との間に内部論
理ゲート３を取囲むようにして人出力バッファ４が設け
られている。
第６図は人出力バッファ４の周辺部の詳細な構成を示す
図である。第６図において、人出力バッファ４はボンデ
ィングパッド２の数と同数の人出カバッファセル５に分
割されており、ボンディングパッド２と人出カバッファ
セル５とは１対１に対応する。そして、この人出カバッ
ファセル５は出力用Ｐ型ＭＯ８）ランジスタ領域（以下
、出力用Ｐ−ＭＯＳと称す）６．出力用Ｎ型ＭＯＳトラ
ンジスタ領域（以下、出力用Ｎ−ＭＯ８と称す）７、入
力用および論理用Ｐ型ＭＯ８）ランジスタ領域（以下、
入力論理用Ｐ−ＭＯＳと称す）８および入力用および論
理用Ｎ型ＭＯＳトランジスタ領域（以下、入力論理用Ｎ
−ＭＯＳと称す）９により構成されている。
図である。第６図において、人出力バッファ４はボンデ
ィングパッド２の数と同数の人出カバッファセル５に分
割されており、ボンディングパッド２と人出カバッファ
セル５とは１対１に対応する。そして、この人出カバッ
ファセル５は出力用Ｐ型ＭＯ８）ランジスタ領域（以下
、出力用Ｐ−ＭＯＳと称す）６．出力用Ｎ型ＭＯＳトラ
ンジスタ領域（以下、出力用Ｎ−ＭＯ８と称す）７、入
力用および論理用Ｐ型ＭＯ８）ランジスタ領域（以下、
入力論理用Ｐ−ＭＯＳと称す）８および入力用および論
理用Ｎ型ＭＯＳトランジスタ領域（以下、入力論理用Ｎ
−ＭＯＳと称す）９により構成されている。
ここで、ボンディングパッド２から内部論理ゲート部３
に向かう方向（以下、配置方向と称す）にＰ型頭域ＰＡ
とＮ型頭域ＮＡがこの順で配置されている。そして、Ｐ
型頭域ＰＡにおいては、ボンディングパッド２の配列し
ている方向（以下、配列方向と称す）に出力用Ｐ−ＭＯ
Ｓ ６および入力論理用Ｐ −ＭＯＳ ８が配列されて
おり、一方、Ｎ型頭域ＮＡにおいては、出力用Ｐ−ＭＯ
Ｓ６および入力論理用Ｐ−ＭＯＳ ８にそれぞれ対応す
るように、出力用Ｎ−ＭＯＳ７および入力論理用Ｎ−Ｍ
ＯＳ９が配列されている。この人出カバッファセル５は
人カバッファ、出力バッファ、トライステート出力バッ
ファおよび入出力双方向バッファの４８類の役割を担っ
ている。
に向かう方向（以下、配置方向と称す）にＰ型頭域ＰＡ
とＮ型頭域ＮＡがこの順で配置されている。そして、Ｐ
型頭域ＰＡにおいては、ボンディングパッド２の配列し
ている方向（以下、配列方向と称す）に出力用Ｐ−ＭＯ
Ｓ ６および入力論理用Ｐ −ＭＯＳ ８が配列されて
おり、一方、Ｎ型頭域ＮＡにおいては、出力用Ｐ−ＭＯ
Ｓ６および入力論理用Ｐ−ＭＯＳ ８にそれぞれ対応す
るように、出力用Ｎ−ＭＯＳ７および入力論理用Ｎ−Ｍ
ＯＳ９が配列されている。この人出カバッファセル５は
人カバッファ、出力バッファ、トライステート出力バッ
ファおよび入出力双方向バッファの４８類の役割を担っ
ている。
まず、大力バッファとして使用する際には、入力論理用
Ｐ−ＭＯＳ ８と入力論理用Ｎ−ＭＯＳ ９とが接続さ
れ、これら以外の領域６，７は使用されない。次に、出
力バッファとして使用する際には、出力用Ｐ−ＭＯＳ
６と出力用Ｎ−ＭＯＳ７とが接続され、これら以外の領
域８，９は使用されない。そして、トライステート出力
バッファおよび入出力双方向バッファとしてそれぞれ使
用する際には、出力用Ｐ−ＭＯＳ６は出力用Ｎ−ＭＯ８
７に接続されるとともに、入力論理用Ｐ−ＭＯＳ８にも
接続され、入力論理用Ｎ−ＭＯＳ９は出力用Ｎ−ＭＯＳ
７に接続されるとともに、入力論理用Ｐ−ＭＯＳ ８に
も接続される。そのため、各領域の接続関係を考慮し、
人出カバソファセル５内では第６図に示すような配置を
とっている。
Ｐ−ＭＯＳ ８と入力論理用Ｎ−ＭＯＳ ９とが接続さ
れ、これら以外の領域６，７は使用されない。次に、出
力バッファとして使用する際には、出力用Ｐ−ＭＯＳ
６と出力用Ｎ−ＭＯＳ７とが接続され、これら以外の領
域８，９は使用されない。そして、トライステート出力
バッファおよび入出力双方向バッファとしてそれぞれ使
用する際には、出力用Ｐ−ＭＯＳ６は出力用Ｎ−ＭＯ８
７に接続されるとともに、入力論理用Ｐ−ＭＯＳ８にも
接続され、入力論理用Ｎ−ＭＯＳ９は出力用Ｎ−ＭＯＳ
７に接続されるとともに、入力論理用Ｐ−ＭＯＳ ８に
も接続される。そのため、各領域の接続関係を考慮し、
人出カバソファセル５内では第６図に示すような配置を
とっている。
［発明が解決しようとする問題点コ
従来の人出カバッファセル５は第６図に示すように配さ
れており、人出力バッファセル５の配列方向の大きさは
ボンディングパッド２のそれと対応するサイズよりも大
きい。また、従来の半導体集積回路装置においては、１
つのボンディングパッド２に対して１つの人出カバッフ
ァセル５が設けられている。以上のことから、１つの半
導体チップ上に設けることができる最大入出力ピン数は
この人出カバッファセル５の配列方向の大きさにより決
定される。
れており、人出力バッファセル５の配列方向の大きさは
ボンディングパッド２のそれと対応するサイズよりも大
きい。また、従来の半導体集積回路装置においては、１
つのボンディングパッド２に対して１つの人出カバッフ
ァセル５が設けられている。以上のことから、１つの半
導体チップ上に設けることができる最大入出力ピン数は
この人出カバッファセル５の配列方向の大きさにより決
定される。
ところで、最近、微細化技術の進歩に伴ない内部論理ゲ
ートの集積度が向上してきた。そして、これに伴ない人
出力ビン数も増加する必要がある。
ートの集積度が向上してきた。そして、これに伴ない人
出力ビン数も増加する必要がある。
しかしながら、従来の半導体集積回路装置は以上のよう
に構成されているので、上述の理由から入出力ピン数を
増やすには人出カバッファセル５の数も同数だけ増やさ
なければならず、従来の人出カバッファセル５の配列方
向の大きさを考慮に入れると、１つの半導体チップ１上
に配置することができる数にも限界があり、また、それ
を越えて人出カバッファセル５の数を増やすと半導体チ
ップ１のチップサイズが大幅に増大するなどの問題点が
あった。
に構成されているので、上述の理由から入出力ピン数を
増やすには人出カバッファセル５の数も同数だけ増やさ
なければならず、従来の人出カバッファセル５の配列方
向の大きさを考慮に入れると、１つの半導体チップ１上
に配置することができる数にも限界があり、また、それ
を越えて人出カバッファセル５の数を増やすと半導体チ
ップ１のチップサイズが大幅に増大するなどの問題点が
あった。
また、従来の人出カバソファセル５内の入力用トランジ
スタは固定された一定のサイズで形成されているが、ゲ
ートアレイでは多種多様な論理回路に柔軟に対応してい
かなければならず、入力用トランジスタの大きさが一定
であれば、成る一定レベルのインターフェイスしか得る
ことができない。
スタは固定された一定のサイズで形成されているが、ゲ
ートアレイでは多種多様な論理回路に柔軟に対応してい
かなければならず、入力用トランジスタの大きさが一定
であれば、成る一定レベルのインターフェイスしか得る
ことができない。
それゆえに、この発明は上述のような問題点を解消する
ためなされたもので、人出力バッファの性能を損うこと
なく、また、チップサイズの増大を抑えながら人出力ビ
ン数を増加させ、多様な入力インターフェイスをとるこ
とができる半導体集積回路装置を得ることを目的とする
。
ためなされたもので、人出力バッファの性能を損うこと
なく、また、チップサイズの増大を抑えながら人出力ビ
ン数を増加させ、多様な入力インターフェイスをとるこ
とができる半導体集積回路装置を得ることを目的とする
。
［問題点を解決するための手段］
この発明にかかる半導体集積回路装置は、半導体チップ
上の中央部に設けられた内部論理ゲート部と、複数の人
出カバッファセルが内部論理ゲート部を取囲むように設
けられた人出力バッファと、複数の人出力バッファセル
に対応して半導体チップ上の外周部にそれぞれ設けられ
た複数のボンディングパッドとを備えた半導体集積回路
装置において、人出力バッファセルが出力用第１導電型
絶縁導電型トランジスタ領域と、出力用第２導電型絶縁
導電型トランジスタ領域と、入力および論理用第１導電
型絶縁導電型トランジスタ領域と、入力および論理用第
２導電型絶縁導電型トランジスタ領域により構成され、
それぞれの領域がボンディングパッドから内部論理ゲー
トに向かう第１の方向に１列に配置されるとともに、入
力および論理用第１導電型絶縁導電型トランジスタ領域
のトランジスタおよび入力および論理用第２導電型絶縁
導電型トランジスタ領域のトランジスタが対をなして第
１の方向に直交する第２の方向に複数個規則正しく配列
される。
上の中央部に設けられた内部論理ゲート部と、複数の人
出カバッファセルが内部論理ゲート部を取囲むように設
けられた人出力バッファと、複数の人出力バッファセル
に対応して半導体チップ上の外周部にそれぞれ設けられ
た複数のボンディングパッドとを備えた半導体集積回路
装置において、人出力バッファセルが出力用第１導電型
絶縁導電型トランジスタ領域と、出力用第２導電型絶縁
導電型トランジスタ領域と、入力および論理用第１導電
型絶縁導電型トランジスタ領域と、入力および論理用第
２導電型絶縁導電型トランジスタ領域により構成され、
それぞれの領域がボンディングパッドから内部論理ゲー
トに向かう第１の方向に１列に配置されるとともに、入
力および論理用第１導電型絶縁導電型トランジスタ領域
のトランジスタおよび入力および論理用第２導電型絶縁
導電型トランジスタ領域のトランジスタが対をなして第
１の方向に直交する第２の方向に複数個規則正しく配列
される。
［作用］
この発明における半導体集積回路装置は、人出カバッフ
ァセルが出力用第１導電型絶縁導電型トランジスタ領域
と、出力用第２導電型絶縁導電型トランジスタ領域と、
入力および論理用第１導電型絶縁導電型トランジスタ領
域と、入力および論理用第２導電型絶縁導電型トランジ
スタ領域により構成されてそれぞれの領域が配置方向に
配置されるとともに、入力および論理用のトランジスタ
領域が、第１導電型絶縁導電型トランジスタと第２導電
型絶縁導電型トランジスタの対からなる基本セルを複数
個配列して構成されることにより、人出カバッファセル
の配列方向のサイズが小さくなり、多数のボンディング
パッドを設けることができるだけでなく、スライスパタ
ーンを変更するだけで所望の入力レベルの入力バッファ
や各種論理回路材のバッファを構成することができる。
ァセルが出力用第１導電型絶縁導電型トランジスタ領域
と、出力用第２導電型絶縁導電型トランジスタ領域と、
入力および論理用第１導電型絶縁導電型トランジスタ領
域と、入力および論理用第２導電型絶縁導電型トランジ
スタ領域により構成されてそれぞれの領域が配置方向に
配置されるとともに、入力および論理用のトランジスタ
領域が、第１導電型絶縁導電型トランジスタと第２導電
型絶縁導電型トランジスタの対からなる基本セルを複数
個配列して構成されることにより、人出カバッファセル
の配列方向のサイズが小さくなり、多数のボンディング
パッドを設けることができるだけでなく、スライスパタ
ーンを変更するだけで所望の入力レベルの入力バッファ
や各種論理回路材のバッファを構成することができる。
［実施例］
第１図はこの発明の一実施例のゲートアレイを構成する
半導体集積回路装置の人出力バッファの周辺部の詳細な
構成を示す図である。第１図において、配置方向に、出
力用Ｐ −ＭＯＳ ６．出力用Ｎ−ＭＯ８７および入力
および論理用基本セル１２が配置されている。また、半
導体チップ１上においてはボンディングパッド２と出力
用Ｐ −ＭＯ８６との間、出力用Ｐ−ＭＯＳ６と出力用
Ｎ−ＭＯ３７との間、出力用Ｎ−ＭＯ３７と入力および
論理用基本セル１２との間ならびに入力および論理用基
本セル１２と内部論理ゲート部３との間のそれぞれの領
域間に酸化膜が設けられており、各領域間を分離してい
る。入力および論理用基本セル１２は複数個規則正しく
配列されている。
半導体集積回路装置の人出力バッファの周辺部の詳細な
構成を示す図である。第１図において、配置方向に、出
力用Ｐ −ＭＯＳ ６．出力用Ｎ−ＭＯ８７および入力
および論理用基本セル１２が配置されている。また、半
導体チップ１上においてはボンディングパッド２と出力
用Ｐ −ＭＯ８６との間、出力用Ｐ−ＭＯＳ６と出力用
Ｎ−ＭＯ３７との間、出力用Ｎ−ＭＯ３７と入力および
論理用基本セル１２との間ならびに入力および論理用基
本セル１２と内部論理ゲート部３との間のそれぞれの領
域間に酸化膜が設けられており、各領域間を分離してい
る。入力および論理用基本セル１２は複数個規則正しく
配列されている。
第２図は入力および論理用のトランジスタ領域の拡大図
である。第２図において、入力および論理用基本セル１
２は１個の入力および論理用ｐ−ＭＯ８１３と１個の入
力および論理用Ｎ−ＭＯＳ１４のペアからなる。基本セ
ル１２は出力用Ｎ−ＭＯＳ７と内部論理ゲート部３との
間に規則正しくバッファの配列方向に配列されている。
である。第２図において、入力および論理用基本セル１
２は１個の入力および論理用ｐ−ＭＯ８１３と１個の入
力および論理用Ｎ−ＭＯＳ１４のペアからなる。基本セ
ル１２は出力用Ｎ−ＭＯＳ７と内部論理ゲート部３との
間に規則正しくバッファの配列方向に配列されている。
そして、電源線１５およびＧＮＤ線１６は配列方向に沿
ってそれぞれ入力および論理用Ｐ−ＭＯＳ１３および入
力および論理用Ｎ−ＭＯ８１４の上を通っている。
ってそれぞれ入力および論理用Ｐ−ＭＯＳ１３および入
力および論理用Ｎ−ＭＯ８１４の上を通っている。
第３Ａ図は入力および論理用領域の基本セルを使用した
入力バッファの一例を示す図である。第３Ｂ図はその等
価回路図である。入力バッフアロ路を構成する場合には
、たとえば第３Ａ図に示すように、コンタクトホール１
７．第１層アルミ配線１８．スルーホール１９および第
２層アルミ配線２０を設ければよい。第３Ｂ図において
、入力バッファの回路部３０は１個のＰ−ＭＯＳ１３と
４個並列接続したＮ−ＭＯＳ１４とからなるインバータ
であり、ＴＴＬレベルインターフェイスをとっている。
入力バッファの一例を示す図である。第３Ｂ図はその等
価回路図である。入力バッフアロ路を構成する場合には
、たとえば第３Ａ図に示すように、コンタクトホール１
７．第１層アルミ配線１８．スルーホール１９および第
２層アルミ配線２０を設ければよい。第３Ｂ図において
、入力バッファの回路部３０は１個のＰ−ＭＯＳ１３と
４個並列接続したＮ−ＭＯＳ１４とからなるインバータ
であり、ＴＴＬレベルインターフェイスをとっている。
回路部４０は２個並列接続したＰ−ＭＯＳ１３と２個並
列接続したＮ−ＭＯＳ１４とからなるインバータであり
、内部ゲートを駆動する。
列接続したＮ−ＭＯＳ１４とからなるインバータであり
、内部ゲートを駆動する。
第４図は上述の半導体集積回路の全体を示した構成図で
あり、出力用領域１０は出力用Ｐ −ＭＯ８６と出力用
Ｎ−ＭＯＳ７により構成され、入力および論理用領域１
１は入力および論理用基本セル１２により構成される。
あり、出力用領域１０は出力用Ｐ −ＭＯ８６と出力用
Ｎ−ＭＯＳ７により構成され、入力および論理用領域１
１は入力および論理用基本セル１２により構成される。
以上のように構成された人出力バツファセル５は従来と
同様に入力バッファとして使用する際には、たとえば第
３Ａ図に示すように、入力および論理用Ｐ−ＭＯＳ１３
と入力および論理用Ｎ−ＭＯＳ１４とが接続され、出力
バッファとして使用する際には、出力用Ｐ−ＭＯＳ６と
出力用Ｎ−ＭＯＳ７とが接続され、トライステート出力
バッファおよび入出力双方向バッファとして使用する際
には、出力用Ｐ −ＭＯＳ ６は出力用Ｎ−ＭＯＳ ７
に接続されるとともに、入力および論理用Ｐ−ＭＯ８１
３にも接続され、入力および論理用Ｎ−ＭＯ８１４は出
力用Ｎ−ＭＯＳ７に接続されるとともに、入力および論
理用Ｐ−ＭＯ８１３にも接続され、それぞれ場合に応じ
て使用される。
同様に入力バッファとして使用する際には、たとえば第
３Ａ図に示すように、入力および論理用Ｐ−ＭＯＳ１３
と入力および論理用Ｎ−ＭＯＳ１４とが接続され、出力
バッファとして使用する際には、出力用Ｐ−ＭＯＳ６と
出力用Ｎ−ＭＯＳ７とが接続され、トライステート出力
バッファおよび入出力双方向バッファとして使用する際
には、出力用Ｐ −ＭＯＳ ６は出力用Ｎ−ＭＯＳ ７
に接続されるとともに、入力および論理用Ｐ−ＭＯ８１
３にも接続され、入力および論理用Ｎ−ＭＯ８１４は出
力用Ｎ−ＭＯＳ７に接続されるとともに、入力および論
理用Ｐ−ＭＯ８１３にも接続され、それぞれ場合に応じ
て使用される。
このように構成することにより、人出カバッファセル５
の配列方向サイズは従来よりも小さくなり、その分だけ
ボンディングパッド２の数も増加することが可能であり
、入出力ビン数の増加に伴なうチップサイズの増加を抑
制できるだけでなく、金属配線パターンを変更するだけ
で各種入力レベルの入力バッファや色々なバッファ用論
理回路を構成することができる。
の配列方向サイズは従来よりも小さくなり、その分だけ
ボンディングパッド２の数も増加することが可能であり
、入出力ビン数の増加に伴なうチップサイズの増加を抑
制できるだけでなく、金属配線パターンを変更するだけ
で各種入力レベルの入力バッファや色々なバッファ用論
理回路を構成することができる。
なお、上述の実施例では、内部論理ゲート３の周辺に入
力および論理用領域１１を設け、その外周に出力用領域
１０を設け、その外周にボンディングパッド２を設けた
ものを示したが、内部論理ゲート３の周辺に出力用領域
１０を設け、その外周に入力および論理用領域１１を設
け、その外周にボンディングパッド２を設けてもよい。
力および論理用領域１１を設け、その外周に出力用領域
１０を設け、その外周にボンディングパッド２を設けた
ものを示したが、内部論理ゲート３の周辺に出力用領域
１０を設け、その外周に入力および論理用領域１１を設
け、その外周にボンディングパッド２を設けてもよい。
また、出力用Ｐ−ＭＯＳ６と出力用Ｎ−ＭＯＳ７とを入
替えて配置してもよい。さらに、入力および論理用Ｐ−
ＭＯＳ１３と入力および論理用Ｎ −ＭＯＳ１４とを入
替えて配置してもよい。
替えて配置してもよい。さらに、入力および論理用Ｐ−
ＭＯＳ１３と入力および論理用Ｎ −ＭＯＳ１４とを入
替えて配置してもよい。
［発明の効果］
以上のように、この発明によれば、人出力バツファセル
が出力用Ｎ−ＭＯ３，出力用Ｐ−ＭＯＳ。
が出力用Ｎ−ＭＯ３，出力用Ｐ−ＭＯＳ。
入力および論理用Ｐ−ＭＯ５ならびに入力および論理用
Ｎ−ＭＯ３により構成されるとともに、配置方向にそれ
ぞれ１列に配置し、入力および論理用トランジスタ領域
においては、同一形状をした入力および論理用Ｐ −Ｍ
ＯＳと入力および論理用Ｎ −Ｍ ＯＳの対からなる基
本セルが規則正しく配列方向に配置するようにしたので
、配列方向のサイズを小さくでき、入出力ビン数を多数
持つものが得られるだけでなく、スライスマスクパター
ンを変更するだけで多種多様な入力バッファやバッファ
用論理回路を構成することができる。
Ｎ−ＭＯ３により構成されるとともに、配置方向にそれ
ぞれ１列に配置し、入力および論理用トランジスタ領域
においては、同一形状をした入力および論理用Ｐ −Ｍ
ＯＳと入力および論理用Ｎ −Ｍ ＯＳの対からなる基
本セルが規則正しく配列方向に配置するようにしたので
、配列方向のサイズを小さくでき、入出力ビン数を多数
持つものが得られるだけでなく、スライスマスクパター
ンを変更するだけで多種多様な入力バッファやバッファ
用論理回路を構成することができる。
第１図はこの発明の一実施例のゲートアレイを構成する
半導体集積回路装置の人出力バッファの周辺部の詳細な
構成を示す図である。第２図は入力および論理用領域の
拡大図である。第３Ａ図は入力および論理用領域の基本
セルを使用した大力バッファの一例を示した図である。 第３Ｂ図は第３Ａ図の等価回路図である。第４図はこの
発明の半導体集積回路装置の全体を示す構成図である。 第５図は従来のゲートアレイを構成する半導体集積回路
装置の構成図である。第６図は従来の半導体集積回路装
置の人出力バッファの周辺部の詳細な構成を示す図であ
る。 図において、１は半導体チップ、２はボンディングパッ
ド、３は内部論理ゲート部、５は人出カバッファセル、
６は出力用Ｐ−ＭＯ８，７は出力用Ｎ−ＭＯ３，１０は
出力用領域、１１は入力および論理用領域、１２は基本
セル、１３は入力および論理用Ｐ−ＭＯ５，１４は入力
および論理用Ｎ−ＭＯ８，１５は電源配線、１６はＧＮ
Ｄ配線を示す。 なお、各図中、同一符号は同一または相当部分を示す。
半導体集積回路装置の人出力バッファの周辺部の詳細な
構成を示す図である。第２図は入力および論理用領域の
拡大図である。第３Ａ図は入力および論理用領域の基本
セルを使用した大力バッファの一例を示した図である。 第３Ｂ図は第３Ａ図の等価回路図である。第４図はこの
発明の半導体集積回路装置の全体を示す構成図である。 第５図は従来のゲートアレイを構成する半導体集積回路
装置の構成図である。第６図は従来の半導体集積回路装
置の人出力バッファの周辺部の詳細な構成を示す図であ
る。 図において、１は半導体チップ、２はボンディングパッ
ド、３は内部論理ゲート部、５は人出カバッファセル、
６は出力用Ｐ−ＭＯ８，７は出力用Ｎ−ＭＯ３，１０は
出力用領域、１１は入力および論理用領域、１２は基本
セル、１３は入力および論理用Ｐ−ＭＯ５，１４は入力
および論理用Ｎ−ＭＯ８，１５は電源配線、１６はＧＮ
Ｄ配線を示す。 なお、各図中、同一符号は同一または相当部分を示す。
Claims (7)
- （１）半導体チップ上の中央部に設けられた内部論理ゲ
ート部と、 複数の入出力バッファセルが前記内部論理ゲート部を取
囲むように設けられた入出力バッファと、前記複数の人
出力バッファセルに対応して前記半導体チップ上の外周
部にそれぞれ設けられた複数のボンディングパッドとを
備えた半導体集積回路装置において、 前記入力バッファセルが出力用第１導電型絶縁導電型ト
ランジスタ領域と、出力用第２導電型絶縁導電型トラン
ジスタ領域と、入力および論理用第１導電型絶縁導電型
トランジスタ領域と、入力および論理用第２導電型絶縁
導電型トランジスタ領域により構成され、それぞれの領
域が前記ボンディングパッドから前記内部論理ゲートに
向かう第１の方向に配置され、前記入力および論理用第
１導電型絶縁導電型トランジスタ領域のトランジスタお
よび前記入力および論理用第２導電型絶縁導電型トラン
ジスタ領域のトランジスタは対をなして、前記第１の方
向に直交する第２の方向に複数個規則正しく配列された
ことを特徴とする半導体集積回路装置。 - （２）前記出力用第２導電型絶縁導電型トランジスタ領
域、前記出力用第１導電型絶縁導電型トランジスタ領域
、前記入力および論理用第１導電型絶縁導電型トランジ
スタ領域および前記入力および第２導電型絶縁導電型ト
ランジスタ領域が、この順に前記ボンディングパッドか
ら前記内部論理ゲートに向かう方向に１列に配列された
ことを特徴とする、特許請求の範囲第１項記載の半導体
集積回路装置。 - （３）前記出力用第１導電型絶縁導電型トランジスタ領
域、前記出力用第２導電型絶縁導電型トランジスタ領域
、前記入力および論理用第２導電型絶縁導電型トランジ
スタ領域および前記入力および論理用第１導電型絶縁導
電型トランジスタ領域が、この順に前記ボンディングパ
ッドから前記内部論理ゲートに向かう方向に１列に配置
されたことを特徴とする、特許請求の範囲第１項記載の
半導体集積回路装置。 - （４）前記入力および論理用第１導電型絶縁導電型トラ
ンジスタ領域、前記入力および論理用第２導電型絶縁導
電型トランジスタ領域、前記出力用第１導電型絶縁導電
型トランジスタ領域および前記出力用第２導電型絶縁導
電型トランジスタ領域が、この順に前記ボンディングパ
ッドから前記内部論理ゲートに向かう方向に１列に配置
されたことを特徴とする、特許請求の範囲第１項記載の
半導体集積回路装置。 - （５）前記入力および論理用第１導電型絶縁導電型トラ
ンジスタ領域、前記入力および論理用第２導電型絶縁導
電型トランジスタ領域、前記出力用第２導電型絶縁導電
型トランジスタ領域および前記出力用第１導電型絶縁導
電型トランジスタ領域が、この順に前記ボンディングパ
ッドから前記内部論理ゲートに向かう方向に１列に配置
されたことを特徴とする、特許請求の範囲第１項記載の
半導体集積回路装置。 - （６）前記入力および論理用第１導電型絶縁導電型トラ
ンジスタ領域および前記入力および論理用第２導電型絶
縁導電型トランジスタ領域内にそれぞれ形成されるすべ
てのトランジスタが同一形状であることを特徴とする、
特許請求の範囲第１項記載の半導体集積回路装置。 - （７）前記入力および論理用第１導電型絶縁導電型トラ
ンジスタ領域および前記入力および論理用第２導電型絶
縁導電型トランジスタ領域内に形成されたトランジスタ
を複数個組合わせて金属配線によって接続することがで
きるようにした、特許請求の範囲第１項記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250345A JPH0821625B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62250345A JPH0821625B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0193145A true JPH0193145A (ja) | 1989-04-12 |
| JPH0821625B2 JPH0821625B2 (ja) | 1996-03-04 |
Family
ID=17206532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62250345A Expired - Lifetime JPH0821625B2 (ja) | 1987-10-02 | 1987-10-02 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0821625B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000101054A (ja) * | 1998-09-21 | 2000-04-07 | Oki Electric Ind Co Ltd | ゲートアレイ集積回路の設計方法及びこれを用いたゲートアレイ集積回路 |
| JP2013089771A (ja) * | 2011-10-18 | 2013-05-13 | Renesas Electronics Corp | 半導体集積回路装置 |
| JP2016066823A (ja) * | 2016-01-26 | 2016-04-28 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190036A (ja) * | 1982-04-23 | 1983-11-05 | Fujitsu Ltd | ゲ−ト・アレイ大規模集積回路装置 |
| JPS6295852A (ja) * | 1985-10-22 | 1987-05-02 | Nec Corp | 半導体集積回路 |
-
1987
- 1987-10-02 JP JP62250345A patent/JPH0821625B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58190036A (ja) * | 1982-04-23 | 1983-11-05 | Fujitsu Ltd | ゲ−ト・アレイ大規模集積回路装置 |
| JPS6295852A (ja) * | 1985-10-22 | 1987-05-02 | Nec Corp | 半導体集積回路 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000101054A (ja) * | 1998-09-21 | 2000-04-07 | Oki Electric Ind Co Ltd | ゲートアレイ集積回路の設計方法及びこれを用いたゲートアレイ集積回路 |
| JP2013089771A (ja) * | 2011-10-18 | 2013-05-13 | Renesas Electronics Corp | 半導体集積回路装置 |
| JP2016066823A (ja) * | 2016-01-26 | 2016-04-28 | ルネサスエレクトロニクス株式会社 | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0821625B2 (ja) | 1996-03-04 |
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