JPH02154396A - 半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体記憶装置に関し、特に冗長メモリセルを
付加して不良を救済する不良救済回路を備えた半導体記
憶装置に関する。

〔従来の技術〕

従来、かかる半導体記憶装置を構成する記憶回路くメモ
リセル）の不良（欠陥）検出にあたっては、この記憶回
路に付加した冗長メモリセルと不良救済回路とにより欠
陥セルを救済している。しかしながら、この不良救済回
路を用いても救済できないメモリセルが存在することが
ある。かかる場合のメモリセルの不良の有無を検出する
には、外部の制御回路等を用いて不良メモリセルの特定
を行っている。

第３図はかかる従来の一例を示す半導体記憶装置のブロ
ック回路図である。

第３図に示すように、記憶回路４に冗長メモリセル４Ａ
を付加することによって不良を救済する不良救済回路７
を用いても救済できないメモリセル４の不良の有無を検
出するには、まず外部に設けた制御回路１６によりモー
ド設定を行い、アドレス入力端子１１からメモリセル４
のアドレスを特定する。この入力されたアドレス信号は
アドレスバッファ１２およびアドレスデコード回路１３
を経てメモリセル４にアクセスされ２選択したメモリセ
ル４の部分のデータをセンスアップ５．不良救済回路７
および出力バッファ９を介して出力端子１０に出力する
。次に、制御回路１６から不良救済回路７の不良救済が
無効となるようなモードに設定し、アドレス入力端子１
１から指定したメモリセル４のアドレスのデータを出力
端子１０に出力させる。これら二つのデータを外部で比
較することにより、不良救済回路７で救済不可能な一つ
のメモリセルの不良の有無が検出できる。このような比
較操作を全メモリセル４に対して行うことにより、従来
は救済不可能なメモリセルの不良の有無を検出している
。

〔発明が解決しようとする課題〕

上述した従来の半導体記憶装置は、その中心部を構成す
る記憶回路（メモリセル）の不良検出にあたり、不良救
済回路に入力する前のデータの読出し時間と、不良救済
回路を経て出力されるデータの読出し時間とが必要にな
り、これは通常の読出し時間の二倍の時間を要するとい
う欠点がある。

特に、本来のメモリセルに冗長メモリセルを付加するこ
とによって不良救済を行なう回路の場合、本来のメモリ
セルの部分のメインデータと、冗長メモリセルの冗長デ
ータとをそれぞれ読出さなくてはならず、結果的には通
常のデータ読出し時間の四倍もの時間を必要とすること
になる。

また、かかる従来の半導体記憶装置は、不良救済回路へ
の入力前および入力後のメインデータと冗長データとを
読出すために、各々の読出しモードを設定する必要があ
り、操作が複雑になるという欠点を有する。

本発明の目的は、かかる不良救済回路を用いても救済不
可能なメモリセルの不良の有無を簡単に且つ短時間で検
出することのできる半導体記憶装置を提供することにあ
る。

〔課題を解決するための手段〕

本発明の半導体記憶装置は、冗長メモリセルを有する記
憶回路と、前記記憶回路へアクセスするためのアドレス
選択手段と、前記記憶回路からセンスアンプを介して読
出したデータのうち不良セルのデータを救済する不良救
済回路とを備えた半導体記憶装置において、前記不良セ
ルを検出するためのモード信号を検出する信号検出回路
と、前記不良救済回路の出力と前記記憶回路からの読出
しデータもしくは前記記憶回路への書込みデータとを比
較するデータ比較回路と、前記不良救済回路およびデー
タ比較回路の各出力を前記信号検出回路の出力に基づい
て切換制御する出力切換回路とを含んで構成される。

〔実施例〕

次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の第一の実施例を示す半導体記憶装置の
ブロック回路図である。

第１図に示すように、本実施例は冗長メモリセル４Ａを
有する記憶回路（メモリセル）４とモード入力端子１に
接続され、不良セルを検出するためのモード信号を検出
する信号検出回路２と、この信号検出回路２において不
良検出モードであることが検出されたときにメモリセル
４の最下位アドレスを選択し順次切換えていくアドレス
順次選択回路３と、メモリセル４から読出しなデータを
増幅するセンスアンプ５と、このセンスアンプ５の出力
のうち不良セルのデータを救済する不良救済回路７と、
この不良救済回路７の入力前後のデータを比較するデー
タ比較回路６と、信号検出回路２の出力により制御され
、データ比較回路６あるいは不良救済回路７の出力を切
換える出力切換回路８と、この出力切換回路８の出力を
出力端子１０へ出力するための出力バッファ９とを備え
ている。

かかる構成の半導体記憶装置において、まず、不良検出
モードの入力端子１にモード信号が入力されると、信号
検出回路２から制御信号が出力され、アドレス順次選択
回路３と出力切換回路８が動作可能状態となる。次に、
このアドレス順次選択回路３によりメモリセル４の最下
位アドレスが選択される。この最下位アドレスから読出
されたデータはセンスアンプ５を通して、データ比較回
路６と、メモリセル４に冗長メモリセル４Ａを付加する
ことによってセルの不良を救済する不良救済回路７とに
入力される。また、この不良救済回路７の出力はデータ
比較回路６に入力される。従って、データ比較回路６は
センスアンプ５の出力（すなわち、不良救済回路７の入
力前データ）と、不良救済回路７の出力（すなわち、入
力後データ）とを比較し、その結果、不良救済回路７で
救済できる不良データ数以上のデータの相違が検出され
た場合は１°゛を、そうでなければ“０パを出力切換回
路８に送出する。このように、信号検出回路２からの制
御信号により、不良救済前後のデータを比較した結果が
、すなわちデータ比較回路６の出力が出力バッファ９を
通して出力端子１０に送出される。もし、データ比較回
路６によっても救済不可能なデータが検出されなければ
、アドレス逐次選択回路３は次のアドレスを選択し、そ
のアドレスのデータを比較しその結果を同様に出力する
。

以上の動作を繰返し、１″が出力されれば、そこで救済
不可能なメモリセルの存在を検出できたことになる。

尚、かかる半導体記憶装置に対するデータの書込みは周
知でもあり、また説明を簡略化するために省略している
。すなわち、データ入力端子や入力バッファ等の回路は
本実施例でも備えているとのは当然のことである。

第２図は本発明の第二で実施例を示す半導体記憶装置の
ブロック回路図である。

第２図に示すように、本実施例は前述した第一実施例と
比較し、メモリセル４に対するアドレス選択手段とデー
タ比較回路６Ａに対して供給するデータとが異なる他は
同様である。

まず、モード入力端子１にモード信号が入力されると、
信号検出回路２Ａから制御信号が出力されて出力切換回
路８が動作状態となる。この信号検出回路２Ａはアドレ
ス選択機能を有していないので第１図に示す信号検出回
路２よりも簡略化される。また、アドレス入力端子１１
から入力されたアドレス入力はアドレスバッファ１２お
よびデコード回路１３を経てメモリセル４の任意のアド
レスを指定する。

次に、入出力端子１４から入力バッファ１５を通して前
述のように指定されたメモリセル４のアドレスにデータ
を書込む。このとき、データ比較回路６Ａには書込んだ
データと同一のものがラッチされている。

しかる後、メモリセル４から読み出したデータはセンス
アンプ５を介して不良救済回路７に送られ、不良救済さ
れた後データ比較回路６Ａに入力される。しかるにデー
タ比較回路６Ａはここで入出力端子１４から入力され且
つラッチされているデータと比較し、不良救済回路７で
救済できる不良データ数以上の相違が検出された場合は
“１パを、そうでない場合は”０゛°を出力切換回路８
に送出する。この出力切換回路８は信号検出回路２Ａか
らの制御信号によりデータ比較回路６Ａの出力を出力バ
ッファ９を通して入出力端子１４に出力する。すなわち
、入出力端子１４の出力が１゛°であれば救済不可能な
メモリセルの存在を検出したことになる。

従って、本実施例によれば、メモリセル４の任意の部分
についてメモリセルの不良の検出ができるという利点が
ある。

以上、二つの実施例について説明したが、要するにれら
の実施例においては、不良検出のためのモード設定は一
度だけ行えばよく、また一つのアドレスにおける本来の
データと冗長メモリセルからのデータ比較が一度に且つ
同時に行えることになる。

〔発明の効果〕

以上説明したように、本発明の半導体記憶装置は記憶回
路を構成するメモリセルの不良を検出するにあたり、モ
ード信号検出回路、不良救済回路、データ比較回路およ
び出力切換回路で不良検出回路を構成することにより、
不良救済回路を用いても救済不可能なメモリセルの不良
の有無の検出を一回のモード設定と従来の１／４の短時
間で容易に実現することができるという効果がある。

【図面の簡単な説明】

第１図は本発明の第一の実施例を示す半導体記憶装置の
ブロック回路図、第２図は本発明の第二の実施例を示す
半導体記憶装置のブロック回路図、第３図は従来の一例
を示す同様装置のブロック回路図である。 １・・・モード入力端子、２．２Ａ・・・信号検出回路
、３・・・アドレス順次選択回路、４・・・記憶回路（
メモリセル）、４Ａ・・・冗長メモリセル、５・・・セ
ンスアンプ、６，６Ａ・・・データ比較回路、７・・・
不良救済回路、８・・・出力切換回路、９・・・出力バ
ッファ、１０・・・出力端子、１１・・・アドレス入力
端子、１２・・・アドレスバッファ、１３・・・アドレ
スデコード回路、１４・・・入出力端子、１５・・・入
力バッファ。

Claims (1)

【特許請求の範囲】
1. 冗長メモリセルを有する記憶回路と、前記記憶回路へア
   クセスするためのアドレス選択手段と、前記記憶回路か
   らセンスアンプを介して読出したデータのうち不良セル
   のデータを救済する不良救済回路とを備えた半導体記憶
   装置において、前記不良セルを検出するためのモード信
   号を検出する信号検出回路と、前記不良救済回路の出力
   と前記記憶回路からの読出しデータもしくは前記記憶回
   路への書込みデータとを比較するデータ比較回路と、前
   記不良救済回路およびデータ比較回路の各出力を前記信
   号検出回路の出力に基づいて切換制御する出力切換回路
   とを含むことを特徴とする半導体記憶装置。