JPH0322298A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
- Publication number
- JPH0322298A JPH0322298A JP1157673A JP15767389A JPH0322298A JP H0322298 A JPH0322298 A JP H0322298A JP 1157673 A JP1157673 A JP 1157673A JP 15767389 A JP15767389 A JP 15767389A JP H0322298 A JPH0322298 A JP H0322298A
- Authority
- JP
- Japan
- Prior art keywords
- memory cell
- address
- fuse
- signal
- defective
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 9
- 238000001514 detection method Methods 0.000 claims description 33
- 230000002950 deficient Effects 0.000 claims description 25
- 230000007547 defect Effects 0.000 abstract description 3
- 238000011156 evaluation Methods 0.000 abstract description 3
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000002452 interceptive effect Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体記憶回路に関し、特に冗長回路を備えた
半導体記憶回路に関する。
半導体記憶回路に関する。
従来、この種の半導体記憶装置は第３図に示す様な構戒
になっている。
になっている。
ここで、ヒューズが切断されている時のヒューズ判定回
路３ＡＯ〜３ Ａｌ１の出力信号ＦＡＤ〜Ｆ’ Ａｎを
“１”切断されていない時“０”として話を進める。
路３ＡＯ〜３ Ａｌ１の出力信号ＦＡＤ〜Ｆ’ Ａｎを
“１”切断されていない時“０”として話を進める。
アドレス信号Ａ。〜Ａ．がそれぞれ対応する出力信号Ｆ
ＡＧ−’−ＦＡ＋ｔと一致した場合、冗長メモリセル部
２が選択され、このアドレス信号に対応するアドレスの
メモリセルを含めメインメモリセル部１は全て非選択状
態となる。
ＡＧ−’−ＦＡ＋ｔと一致した場合、冗長メモリセル部
２が選択され、このアドレス信号に対応するアドレスの
メモリセルを含めメインメモリセル部１は全て非選択状
態となる。
逆にアドレス信号Ａ０〜Ａ．と出力信号ＦＡＧ〜Ｆ Ａ
＋＋とが完全に一致しない場合には冗長メモリセル部２
は非選択となり、メインメモリセル部ｌが選択される事
になる。
＋＋とが完全に一致しない場合には冗長メモリセル部２
は非選択となり、メインメモリセル部ｌが選択される事
になる。
以上の様にヒューズにより作られる信号を、冗長メモリ
セル部２とメインメモリセル部１との置き換えの為の制
御信号としてのみ用いるだけで、外部的にはどのアドレ
スが冗長メモリセル部２に置きかえられているのかが判
明できない構或になっていた。
セル部２とメインメモリセル部１との置き換えの為の制
御信号としてのみ用いるだけで、外部的にはどのアドレ
スが冗長メモリセル部２に置きかえられているのかが判
明できない構或になっていた。
上述した従来の半導体記憶装置は、冗長メモリセル部２
へ切り換える為のヒューズ及びこのヒューズの切断，非
切断状態を判定する回路、すなわちヒューズ判定回路３
ＡＯ〜３Ａ＋＋の出力信号を外部から検知することがで
きない構或となっているので、どのヒューズが切断され
ているか否かがわからない為、製品評価や不良解析に支
障をきたすという欠点を有していた。
へ切り換える為のヒューズ及びこのヒューズの切断，非
切断状態を判定する回路、すなわちヒューズ判定回路３
ＡＯ〜３Ａ＋＋の出力信号を外部から検知することがで
きない構或となっているので、どのヒューズが切断され
ているか否かがわからない為、製品評価や不良解析に支
障をきたすという欠点を有していた。
本発明の目的は、どのヒューズが切断されているか否か
を確認することができる半導体記憶装置を提供すること
にある。
を確認することができる半導体記憶装置を提供すること
にある。
本発明の半導体記憶装置は、各アドレスにそれぞれメモ
リセルを備えデータの書込み、読出しを行うメインメモ
リセル部と、このメインメモリセル部のメモリセルに不
良メモリセルがあるとき、この不良メモリセルに代って
データの書込み、読出しを行う冗長メモリセル部と、前
記メインメモリセル部の不良メモリセルが存在するアド
レスと対応してヒューズの切断，非切断が設定されこの
ヒューズの切断，非切断に応じたヒューズ切断検出信号
を出力するヒューズ判定回路と、このヒューズ判定回路
からのヒューズ切断検出信号とアドｌ／ス信号とを比較
しこのアドレス信号のアドレスが前記不良メモリセルの
アドレスと一致したか否かを検出すると共に前記各ヒュ
ーズの切断，非切断を検出する不良アドレス検出回路を
、この不良アドレス検出回路の検出結果が不良アドレス
のとき前記冗長メモリセル部を選択し前記検出結果が不
良アドレスでないとき前記メインメモリセル部の所定の
アドレスを選択するアドレス選択回路を、特定のテスト
信号を検出し内部テスト信号を出力するテスト信号検出
回路と、前記内部テスト信号が第１のレベルのとき前記
不良アドレス検出回路からの信号を出力し第２のレベル
のとき選択された前記メインメモリセル部又は冗長メモ
リセル部からの信号を出力する出力切換回路とを有して
いる。
リセルを備えデータの書込み、読出しを行うメインメモ
リセル部と、このメインメモリセル部のメモリセルに不
良メモリセルがあるとき、この不良メモリセルに代って
データの書込み、読出しを行う冗長メモリセル部と、前
記メインメモリセル部の不良メモリセルが存在するアド
レスと対応してヒューズの切断，非切断が設定されこの
ヒューズの切断，非切断に応じたヒューズ切断検出信号
を出力するヒューズ判定回路と、このヒューズ判定回路
からのヒューズ切断検出信号とアドｌ／ス信号とを比較
しこのアドレス信号のアドレスが前記不良メモリセルの
アドレスと一致したか否かを検出すると共に前記各ヒュ
ーズの切断，非切断を検出する不良アドレス検出回路を
、この不良アドレス検出回路の検出結果が不良アドレス
のとき前記冗長メモリセル部を選択し前記検出結果が不
良アドレスでないとき前記メインメモリセル部の所定の
アドレスを選択するアドレス選択回路を、特定のテスト
信号を検出し内部テスト信号を出力するテスト信号検出
回路と、前記内部テスト信号が第１のレベルのとき前記
不良アドレス検出回路からの信号を出力し第２のレベル
のとき選択された前記メインメモリセル部又は冗長メモ
リセル部からの信号を出力する出力切換回路とを有して
いる。
次に、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第１の実施例を示す回路図である。
この実施例は、各アドレスにそれぞれメモリセルを備え
データの書込み、読出しを行うメインメモリセル部１と
、このメインメモリセル部１のメインメモリセルに不良
メモリセルがあるとき、この不良メモリセルに代ってデ
ータの書込み、読出しを行う冗長メモリセル部２と、メ
インメモリセル部１の不良メモリセルが存在するアドレ
スと対応してヒューズの切断，非切断が設定されこのヒ
ューズの切断，非切断に応じたヒューズ切断検出信号Ｆ
Ａ０〜ＦＡ．を出力するヒューズ判定回路３ＡＪ〜３Ａ
ａと、このヒューズ判定回路３Ａｉ１〜３Ａｎからのヒ
ューズ切断検出信号Ｆ’ＡＯ〜Ｆ’ Ａｆｉとアドレス
信号八〇〜Ａ．とを比較しこのアドレス信号Ａｏ””Ａ
，，のアドレスが不良メモリセルのアドレスと一致し
たか否かを検出すると共に各ヒューズの切断，非切断を
検出する不良アドレス検出回路４と、この不良アドレス
検出回路４の検出結果が不良アドレスのとき冗長メモリ
セル部２を選択し検出結果が不良アドレスでないときメ
インメモリセル部１の所定のアドレスを選択するアドレ
ス選択回路５と、通常の動作電圧より高い電圧の特定の
テスト信号ＴＥＳＴを検出し内部テスト信号ＩＴＳＴを
出力するテスト信号検出回路７と、内部テスト信号ＩＴ
ＳＴが高レベルのとき不良アドレス検出回路４からの信
号を出力し低レベルのとき選択されたメインメモリセル
部１又は冗長メモリセル部２からの信号をセンス増幅回
路６を介して出力する出力切換回路８と、出力バッファ
回路９とを有する構戒となっている。
データの書込み、読出しを行うメインメモリセル部１と
、このメインメモリセル部１のメインメモリセルに不良
メモリセルがあるとき、この不良メモリセルに代ってデ
ータの書込み、読出しを行う冗長メモリセル部２と、メ
インメモリセル部１の不良メモリセルが存在するアドレ
スと対応してヒューズの切断，非切断が設定されこのヒ
ューズの切断，非切断に応じたヒューズ切断検出信号Ｆ
Ａ０〜ＦＡ．を出力するヒューズ判定回路３ＡＪ〜３Ａ
ａと、このヒューズ判定回路３Ａｉ１〜３Ａｎからのヒ
ューズ切断検出信号Ｆ’ＡＯ〜Ｆ’ Ａｆｉとアドレス
信号八〇〜Ａ．とを比較しこのアドレス信号Ａｏ””Ａ
，，のアドレスが不良メモリセルのアドレスと一致し
たか否かを検出すると共に各ヒューズの切断，非切断を
検出する不良アドレス検出回路４と、この不良アドレス
検出回路４の検出結果が不良アドレスのとき冗長メモリ
セル部２を選択し検出結果が不良アドレスでないときメ
インメモリセル部１の所定のアドレスを選択するアドレ
ス選択回路５と、通常の動作電圧より高い電圧の特定の
テスト信号ＴＥＳＴを検出し内部テスト信号ＩＴＳＴを
出力するテスト信号検出回路７と、内部テスト信号ＩＴ
ＳＴが高レベルのとき不良アドレス検出回路４からの信
号を出力し低レベルのとき選択されたメインメモリセル
部１又は冗長メモリセル部２からの信号をセンス増幅回
路６を介して出力する出力切換回路８と、出力バッファ
回路９とを有する構戒となっている。
次に、この実施例の動作について説明する。
テスト端子Ｔ，というのは、制御信号（て１，ＯＦ等）
あるいは冗長部への切り換えに関与しないアドレス信号
等の入力端子である。
あるいは冗長部への切り換えに関与しないアドレス信号
等の入力端子である。
今、テスト端子Ｔ１に通常の動作電圧より高い電位のテ
スト信号ＴＥＳＴが印加された時、高電位検出回路７の
出力信号、すなわち内部テスト信号ＩＴＳＴが“１”、
テスト信号ＴＥＳＴが印加？れていない時“Ｏ”、又ヒ
ューズ判定回路３ＡＯ〜３■に関してヒューズが切断さ
れている時の出力信号、すなわちヒューズ切断検出信号
ＦＡ０〜Ｆ■が“１”、ヒューズが切断されていない時
“Ｏ Ｉ＋として話を進める． アドレス信号Ａ０に関するヒューズの切断，非切断を調
べる場合、外部よりテスト端子Ｔ，に高電位のテスト信
号ＴＥＳＴを与え内部テスト信号ＩＴＳＴを“１”と設
定する。
スト信号ＴＥＳＴが印加された時、高電位検出回路７の
出力信号、すなわち内部テスト信号ＩＴＳＴが“１”、
テスト信号ＴＥＳＴが印加？れていない時“Ｏ”、又ヒ
ューズ判定回路３ＡＯ〜３■に関してヒューズが切断さ
れている時の出力信号、すなわちヒューズ切断検出信号
ＦＡ０〜Ｆ■が“１”、ヒューズが切断されていない時
“Ｏ Ｉ＋として話を進める． アドレス信号Ａ０に関するヒューズの切断，非切断を調
べる場合、外部よりテスト端子Ｔ，に高電位のテスト信
号ＴＥＳＴを与え内部テスト信号ＩＴＳＴを“１”と設
定する。
次に、外部よりアドレス信号Ａ。を“１”としそれ以外
のアドレス信号を“０″とする。
のアドレス信号を“０″とする。
この時、ヒューズ判定回路３Ａｏの出力信号、ヒューズ
切断検出信号ＦＡＧが″１”である場合、内部の信号を
順に追ってみると出力信号ＯＵＴは“１″となり、ヒュ
ーズの切断されている事が検知できる。
切断検出信号ＦＡＧが″１”である場合、内部の信号を
順に追ってみると出力信号ＯＵＴは“１″となり、ヒュ
ーズの切断されている事が検知できる。
又、ヒューズ判定回路３ＡＯからのヒューズ切断検出信
号Ｆ’Ａｏが“Ｏ”である場合にも同様に見てみると出
力信号ＯＵＴは“０”となりヒューズが切断されていな
い事が検知できる。
号Ｆ’Ａｏが“Ｏ”である場合にも同様に見てみると出
力信号ＯＵＴは“０”となりヒューズが切断されていな
い事が検知できる。
第２図は本発明の第２の実施例を示す回路図である。
この実施例は、テスト端子Ｔ１にある種のパルス信号が
印加された時にクロックパルス検出回路１０の出力ＩＴ
ＳＴ，が“１”に固定されるようにしたものとする。（
ただし、パルス信号が印加されない時には“Ｏ″に固定
されたままである。
印加された時にクロックパルス検出回路１０の出力ＩＴ
ＳＴ，が“１”に固定されるようにしたものとする。（
ただし、パルス信号が印加されない時には“Ｏ″に固定
されたままである。
今、クロックパルス検出回路１０の出力Ｉ Ｔ Ｓ Ｔ
１が“１”に設定された時、第１の実施例と同様のし
くみでヒューズの切断，非切断を検知する事ができる。
１が“１”に設定された時、第１の実施例と同様のし
くみでヒューズの切断，非切断を検知する事ができる。
又、この場合第ｌの実施例とは違って高電位検出回路を
使用しない為、出力ＩＴＳＴ．を“ｌ”に設定する際、
電源電圧の値による影響を受けない為、ヒューズ自身の
電源電圧マージンテストを行う事ができるという利点が
ある。
使用しない為、出力ＩＴＳＴ．を“ｌ”に設定する際、
電源電圧の値による影響を受けない為、ヒューズ自身の
電源電圧マージンテストを行う事ができるという利点が
ある。
以上説明した様に本発明は、冗長メモリセル部へ切り換
えられたアドレスの内容が検知できる構成となっている
ので、支障なく製品の評価，不良解析をすることができ
る効果があり、製品の品質面での向上策に非常に有効で
ある。
えられたアドレスの内容が検知できる構成となっている
ので、支障なく製品の評価，不良解析をすることができ
る効果があり、製品の品質面での向上策に非常に有効で
ある。
第１図及び第２図はそれぞれ本発明の第１及び第２の実
施例を示す回路図、第３図は従来の半導体記憶装置の一
例を示す回路図である。 １・・・・・・メインメモリセル部、２・・・・・・冗
長メモリセル部、３Ａ０〜３■・・・・・・ヒューズ判
定回路、４，４Ａ・・・・・・不良アドレス検出回路、
５・・・・・・アドレス選択回路、６・・・・・・セン
ス増幅回路、７・・・・・・高電位検出回路、８・・・
・・・出力切換回路、９・・川・出カバッファ回路、１
０・・・・・・クロックパルス検出回路、１１・・・・
・・インバータ。
施例を示す回路図、第３図は従来の半導体記憶装置の一
例を示す回路図である。 １・・・・・・メインメモリセル部、２・・・・・・冗
長メモリセル部、３Ａ０〜３■・・・・・・ヒューズ判
定回路、４，４Ａ・・・・・・不良アドレス検出回路、
５・・・・・・アドレス選択回路、６・・・・・・セン
ス増幅回路、７・・・・・・高電位検出回路、８・・・
・・・出力切換回路、９・・川・出カバッファ回路、１
０・・・・・・クロックパルス検出回路、１１・・・・
・・インバータ。
Claims (1)
- 各アドレスにそれぞれメモリセルを備えデータの書込み
、読出しを行うメインメモリセル部と、このメインメモ
リセル部のメモリセルに不良メモリセルがあるとき、こ
の不良メモリセルに代ってデータの書込み、読出しを行
う冗長メモリセル部と、前記メインメモリセル部の不良
メモリセルが存在するアドレスと対応してヒューズの切
断、非切断が設定されこのヒューズの切断、非切断に応
じたヒューズ切断検出信号を出力するヒューズ判定回路
と、このヒューズ判定回路からのヒューズ切断検出信号
とアドレス信号とを比較しこのアドレス信号のアドレス
が前記不良メモリセルのアドレスと一致したか否かを検
出すると共に前記各ヒューズの切断、非切断を検出する
不良アドレス検出回路を、この不良アドレス検出回路の
検出結果が不良アドレスのとき前記冗長メモリセル部を
選択し前記検出結果が不良アドレスでないとき前記メイ
ンメモリセル部の所定のアドレスを選択するアドレス選
択回路を、特定のテスト信号を検出し内部テスト信号を
出力するテスト信号検出回路と、前記内部テスト信号が
第１のレベルのとき前記不良アドレス検出回路からの信
号を出力し第２のレベルのとき選択された前記メインメ
モリセル部又は冗長メモリセル部からの信号を出力する
出力切換回路とを有することを特徴とする半導体記憶装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157673A JPH0322298A (ja) | 1989-06-19 | 1989-06-19 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1157673A JPH0322298A (ja) | 1989-06-19 | 1989-06-19 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0322298A true JPH0322298A (ja) | 1991-01-30 |
Family
ID=15654882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1157673A Pending JPH0322298A (ja) | 1989-06-19 | 1989-06-19 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0322298A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0765595A (ja) * | 1993-08-26 | 1995-03-10 | Nec Corp | ロールコール回路 |
| US5555522A (en) * | 1994-05-20 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory having redundant cells |
| KR100302588B1 (ko) * | 1998-04-14 | 2001-09-22 | 김영환 | 리던던시퓨즈읽기회로 |
| US6930935B2 (en) | 2003-02-14 | 2005-08-16 | Elpida Memory Inc. | Redundancy circuit and semiconductor device using the same |
| US7436729B2 (en) | 2004-10-05 | 2008-10-14 | Elpida Memory, Inc. | Fuse circuit and semiconductor device using fuse circuit thereof |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290000A (ja) * | 1986-04-03 | 1987-12-16 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 補修されたメモリ素子を検出する方法、メモリ素子および補修検出回路 |
-
1989
- 1989-06-19 JP JP1157673A patent/JPH0322298A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62290000A (ja) * | 1986-04-03 | 1987-12-16 | アドバンスト・マイクロ・デイバイシズ・インコ−ポレ−テツド | 補修されたメモリ素子を検出する方法、メモリ素子および補修検出回路 |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0765595A (ja) * | 1993-08-26 | 1995-03-10 | Nec Corp | ロールコール回路 |
| US5555522A (en) * | 1994-05-20 | 1996-09-10 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor memory having redundant cells |
| KR100302588B1 (ko) * | 1998-04-14 | 2001-09-22 | 김영환 | 리던던시퓨즈읽기회로 |
| US6930935B2 (en) | 2003-02-14 | 2005-08-16 | Elpida Memory Inc. | Redundancy circuit and semiconductor device using the same |
| US7436729B2 (en) | 2004-10-05 | 2008-10-14 | Elpida Memory, Inc. | Fuse circuit and semiconductor device using fuse circuit thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH02146195A (ja) | 半導体記憶装置 | |
| US4686456A (en) | Memory test circuit | |
| US5267205A (en) | Semiconductor memory device | |
| JPH04315898A (ja) | 半導体集積回路 | |
| JPH0358399A (ja) | 半導体記憶装置 | |
| US4752914A (en) | Semiconductor integrated circuit with redundant circuit replacement | |
| JPH0412854B2 (ja) | ||
| US5559741A (en) | Semiconductor memory device | |
| JPH0322298A (ja) | 半導体記憶装置 | |
| JPH1079200A (ja) | 半導体メモリ装置のテスト方法および半導体メモリ装置 | |
| JPH081755B2 (ja) | 置換アドレス判定回路 | |
| US6744271B2 (en) | Internal generation of reference voltage | |
| KR100293067B1 (ko) | 롤 콜 테스터 | |
| JP3866345B2 (ja) | 半導体記憶装置及び半導体記憶装置の試験方法 | |
| KR20020082431A (ko) | 반도체 장치, 시스템, 및 메모리 액세스 제어 방법 | |
| JPS5911452A (ja) | パリテイチエツク回路の試験方式 | |
| JPH05165734A (ja) | 主記憶装置の固定障害診断装置 | |
| JP2760333B2 (ja) | 半導体装置 | |
| JPH0536297A (ja) | 冗長用メモリセルを有する半導体装置 | |
| KR19980014817A (ko) | 반도체 메모리 장치의 리페어 정보 저장 및 검출 회로 | |
| US20030169633A1 (en) | Method of checking electrical connections between a memory module and a semiconductor memory chip | |
| JP2741878B2 (ja) | メモリデバイス試験装置 | |
| JPH08273392A (ja) | 半導体記憶装置及びそのテスト方法 | |
| JP2005078603A (ja) | データ処理装置の試験方法 | |
| KR19980065766A (ko) | 회로 검사용 전류 감지 회로 |