JPH02154435A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH02154435A JPH02154435A JP63308028A JP30802888A JPH02154435A JP H02154435 A JPH02154435 A JP H02154435A JP 63308028 A JP63308028 A JP 63308028A JP 30802888 A JP30802888 A JP 30802888A JP H02154435 A JPH02154435 A JP H02154435A
- Authority
- JP
- Japan
- Prior art keywords
- wire
- semiconductor element
- die pad
- glass epoxy
- lead frame
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/547—Dispositions of multiple bond wires
- H10W72/5473—Dispositions of multiple bond wires multiple bond wires connected to a common bond pad
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
- H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Lead Frames For Integrated Circuits (AREA)
- Wire Bonding (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、リードフレームを有するプラスチ・ツクパッ
ケージ型の半導体装置に関するものである。
ケージ型の半導体装置に関するものである。
従来の技術
従来のり一トフレームを用いたプラスチ・ツクパッケー
ジ型半導体装置においては、第４図に示すようにリード
フレームのダイノ（・ント１に半導体素子２を銀ペース
ト３により接着し、半導体素子２のポンディングパッド
とリードフレームのインナーリード４とを金線５により
接続している。
ジ型半導体装置においては、第４図に示すようにリード
フレームのダイノ（・ント１に半導体素子２を銀ペース
ト３により接着し、半導体素子２のポンディングパッド
とリードフレームのインナーリード４とを金線５により
接続している。
発明が解決しようとする課題
しかし、半導体素子の製造技術が向」ニして微細化がず
ずむにつれて、半導体素子のサイズも小さくなり、ピン
数およびボンティングバット数はふえてきた。一方、リ
ードフレームの製造技術も向上したが、インナーリート
の先端部をワイヤーポンドに必要な幅に確保しようとす
ると、パラ）７−−シの中に入らなくなってくる。これ
に住い、゛（′導体素子とインナーリートとを接続する
だめの金線の長さが長（なり、金線の垂れ下りや、樹脂
打止時のワイヤーのループ変形等が問題となっている。
ずむにつれて、半導体素子のサイズも小さくなり、ピン
数およびボンティングバット数はふえてきた。一方、リ
ードフレームの製造技術も向上したが、インナーリート
の先端部をワイヤーポンドに必要な幅に確保しようとす
ると、パラ）７−−シの中に入らなくなってくる。これ
に住い、゛（′導体素子とインナーリートとを接続する
だめの金線の長さが長（なり、金線の垂れ下りや、樹脂
打止時のワイヤーのループ変形等が問題となっている。
課題を解決するための手段
本発明は、かかる課題を解決するべくなされたもので、
本発明によると、リードフレームのグイパッドの面上に
絶縁層を設け、この絶縁層−Ｆに設けた複数個の導電膜
に、半導体素子のポンディングパッドを電気的に接続せ
しめる。
本発明によると、リードフレームのグイパッドの面上に
絶縁層を設け、この絶縁層−Ｆに設けた複数個の導電膜
に、半導体素子のポンディングパッドを電気的に接続せ
しめる。
作用
このように構成すると、半導体素子とリートフレームの
インナーリードとの接続を、ダイパッド上に設けた絶縁
層上の複数の導電膜を経て行なうことになるので、ボン
ド用ワイヤーを短かくでき、同ワイヤーの垂れ下りや封
止時のループ変形の発生を防止することができる。
インナーリードとの接続を、ダイパッド上に設けた絶縁
層上の複数の導電膜を経て行なうことになるので、ボン
ド用ワイヤーを短かくでき、同ワイヤーの垂れ下りや封
止時のループ変形の発生を防止することができる。
実施例
本発明を、第１図ないし第３図に示した実施例とともに
説明する。
説明する。
厚さ１８μｎの銅箔を、厚さ１２０μｍのガラスエポキ
シ積層板に張り合わせた銅張ガラスエポキシ積層板の前
記銅箔を所定のパターンにエツチングしたのち、前記鋼
箔の表面上に銀メツキを施こす。か（して得た多数の導
電膜６を有する四角枠状のガラスエポキシ積層板７を、
エポキシ樹脂接着剤８で厚さ０．１５ｍｍの鉄−ニッケ
ル合金（４２アロイ）製のリードフレームのダイパッド
１上に接着する。そして、ダイパッド１の中央部上に半
導体素子２を銀ペースト３により接着する。
シ積層板に張り合わせた銅張ガラスエポキシ積層板の前
記銅箔を所定のパターンにエツチングしたのち、前記鋼
箔の表面上に銀メツキを施こす。か（して得た多数の導
電膜６を有する四角枠状のガラスエポキシ積層板７を、
エポキシ樹脂接着剤８で厚さ０．１５ｍｍの鉄−ニッケ
ル合金（４２アロイ）製のリードフレームのダイパッド
１上に接着する。そして、ダイパッド１の中央部上に半
導体素子２を銀ペースト３により接着する。
本実施例では、半導体素子２が搭載される部分を穴にす
べくガラスエポキシ積層板７を（り抜き、半導体素子２
をダイパッド１上に直接接着したが、くり抜かずに半導
体素子２をガラスエポキシ積層板７上に接着してもよい
。
べくガラスエポキシ積層板７を（り抜き、半導体素子２
をダイパッド１上に直接接着したが、くり抜かずに半導
体素子２をガラスエポキシ積層板７上に接着してもよい
。
搭載後の半導体素子２のボンディングパットとガラスエ
ポキシ積層板７の導電膜６とを、３０μｍφの金線９に
よってワイヤーボンディングする。そしてその後、ガラ
スエポキシ積層板７の導電膜６とリードフレームのイン
ナーリード４とを、３０μｍφの金線５によってワイヤ
ーボンディングする。
ポキシ積層板７の導電膜６とを、３０μｍφの金線９に
よってワイヤーボンディングする。そしてその後、ガラ
スエポキシ積層板７の導電膜６とリードフレームのイン
ナーリード４とを、３０μｍφの金線５によってワイヤ
ーボンディングする。
このように、ダイパッド１上に設けられたカラスエポキ
シ積層板７の導電膜６は、半導体素子２とインナーリー
ド４とを接続する場合の中継端子の役割を果たす。なお
、半導体素子２と導電膜６とインナーリード４との３点
を、ワイヤーボンダーによって一度に連続的に結線して
もよいか、半導体素子２と導電膜６とを一担結線したの
ち、導電膜６とインナーリード４とを結線してもよい。
シ積層板７の導電膜６は、半導体素子２とインナーリー
ド４とを接続する場合の中継端子の役割を果たす。なお
、半導体素子２と導電膜６とインナーリード４との３点
を、ワイヤーボンダーによって一度に連続的に結線して
もよいか、半導体素子２と導電膜６とを一担結線したの
ち、導電膜６とインナーリード４とを結線してもよい。
結線後はエポキシ封止樹脂によって樹脂封止をする。
前述の実施例では、ダイパッド上にガラスエポキシ積層
板を貼りつけたが、ダイパッド上にポリイミドシートや
カラスエポキシ積層板を貼りつけるか、低融点カラスや
樹脂被覆を施こし、その上に銀や銅ペーストをスクリー
ン印刷等で印刷し、かつ焼成して前記導電膜を得てもよ
い。
板を貼りつけたが、ダイパッド上にポリイミドシートや
カラスエポキシ積層板を貼りつけるか、低融点カラスや
樹脂被覆を施こし、その上に銀や銅ペーストをスクリー
ン印刷等で印刷し、かつ焼成して前記導電膜を得てもよ
い。
発明の効果
本発明によると前述のように、ボンディングワイヤーの
端子間長さを短くできるので、ワイヤーの垂れ下りや樹
脂封止時のワイヤーループ変形をなくし得て、品質の向
上を図ることができる。ま′た、リードフレームのイン
ナーリードを内方へ深く入り込ませる必要がなくなるの
で、リードフレームの作成が容易になり、化学エツチン
グ法による加工ではなく、金型でのパンチング加工を適
用することもでき、コストダウンを図ることができる。
端子間長さを短くできるので、ワイヤーの垂れ下りや樹
脂封止時のワイヤーループ変形をなくし得て、品質の向
上を図ることができる。ま′た、リードフレームのイン
ナーリードを内方へ深く入り込ませる必要がなくなるの
で、リードフレームの作成が容易になり、化学エツチン
グ法による加工ではなく、金型でのパンチング加工を適
用することもでき、コストダウンを図ることができる。
また、半導体素子のサイズに合わせてリードフレームを
作成する必要がなくなり、ダイパッドサイズの大きなも
のをいく種類かつくっておけば、リードフレームの標準
化ができる。
作成する必要がなくなり、ダイパッドサイズの大きなも
のをいく種類かつくっておけば、リードフレームの標準
化ができる。
第１図は本発明を実施した半導体装置の半導体素子搭載
前の平面図、第２図は同側断面図、第３図は搭載後の側
断面図、第４図は従来の半導体装置の側断面図である。 ■・・・・・・リードフレームのダイパッド、２・・・
・・・半導体素子、４・・・・・・リードフレームのイ
ンナーリード、６・・・・・・導電膜、７・・・・・・
積層板。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 第 図 ダイペ、７ド インク−ソード 第 図 ／ 第 図
前の平面図、第２図は同側断面図、第３図は搭載後の側
断面図、第４図は従来の半導体装置の側断面図である。 ■・・・・・・リードフレームのダイパッド、２・・・
・・・半導体素子、４・・・・・・リードフレームのイ
ンナーリード、６・・・・・・導電膜、７・・・・・・
積層板。 代理人の氏名 弁理士 粟野重孝 ほか１名第 図 第 図 ダイペ、７ド インク−ソード 第 図 ／ 第 図
Claims (1)
- リードフレームのダイパッドの面上に絶縁層を設け、こ
の絶縁層上に設けた複数個の導電膜に、半導体素子のボ
ンディングパッドを電気的に接続せしめてなることを特
徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308028A JPH02154435A (ja) | 1988-12-06 | 1988-12-06 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308028A JPH02154435A (ja) | 1988-12-06 | 1988-12-06 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02154435A true JPH02154435A (ja) | 1990-06-13 |
Family
ID=17976020
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308028A Pending JPH02154435A (ja) | 1988-12-06 | 1988-12-06 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02154435A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011187841A (ja) * | 2010-03-10 | 2011-09-22 | Renesas Electronics Corp | 電子装置、中継部材、実装基板、及び電子装置の製造方法 |
-
1988
- 1988-12-06 JP JP63308028A patent/JPH02154435A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011187841A (ja) * | 2010-03-10 | 2011-09-22 | Renesas Electronics Corp | 電子装置、中継部材、実装基板、及び電子装置の製造方法 |
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