JPH02155268A - 半導体集積回路 - Google Patents
半導体集積回路Info
- Publication number
- JPH02155268A JPH02155268A JP63310949A JP31094988A JPH02155268A JP H02155268 A JPH02155268 A JP H02155268A JP 63310949 A JP63310949 A JP 63310949A JP 31094988 A JP31094988 A JP 31094988A JP H02155268 A JPH02155268 A JP H02155268A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor integrated
- area
- integrated circuit
- cell group
- basic
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/90—Masterslice integrated circuits
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Dram (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ゲートアレー型の半導体集積回路のパターン
レイアウトに利用される。
レイアウトに利用される。
本発明はゲートアレー型の半導体集積回路に関し、特に
、ＲＯＭ （リード・オンリー・メモリ）、ＲＡＭ （
ランダム・アクセス・メモリ）およびＰＬＡ（プログラ
マブル・ロジック・アレイ）等の特殊機能セルを含んだ
半導体集積回路に関する。
、ＲＯＭ （リード・オンリー・メモリ）、ＲＡＭ （
ランダム・アクセス・メモリ）およびＰＬＡ（プログラ
マブル・ロジック・アレイ）等の特殊機能セルを含んだ
半導体集積回路に関する。
本発明は、ゲートアレー型の半導体集積回路において、
論理回路を構成する基本セル群領域とは別に、ＲＯＭＳ
ＲＡＭおよびＰＬＡ等の特定の回路を構成する前記基本
セルとは異なる機能セルを配列した特殊機能セル群領域
を設けることにより、集積度の向上を図ったものである
。
ＲＡＭおよびＰＬＡ等の特定の回路を構成する前記基本
セルとは異なる機能セルを配列した特殊機能セル群領域
を設けることにより、集積度の向上を図ったものである
。
従来、この種のゲートアレー型の半導体集積回路は、第
３図に示すように、ＲＯＭ、ＲＡＭおよびＰＬＡ等の特
殊機能セルを論理回路を実現する基本セル４で構成して
いた。なお、第３図において、１は半導体チップ、２は
周辺バッファ領域、３は内部機能セル領域および４ａは
基本セル群領域である。
３図に示すように、ＲＯＭ、ＲＡＭおよびＰＬＡ等の特
殊機能セルを論理回路を実現する基本セル４で構成して
いた。なお、第３図において、１は半導体チップ、２は
周辺バッファ領域、３は内部機能セル領域および４ａは
基本セル群領域である。
前述した従来ゲートアレー型の半導体集積回路は、基本
セル４でＲＯＭ、ＲＡＭおよびＰＬＡ等の特殊機能セル
を構成しているため、最適化されたＲＡＭ等に比べ、著
しく集積度が低下する欠点がある。
セル４でＲＯＭ、ＲＡＭおよびＰＬＡ等の特殊機能セル
を構成しているため、最適化されたＲＡＭ等に比べ、著
しく集積度が低下する欠点がある。
本発明の目的は、前記の欠点を除去することにより、集
積度の向上を図ったゲートアレー型の半導体集積回路を
提供することにある。
積度の向上を図ったゲートアレー型の半導体集積回路を
提供することにある。
本発明は、半導体チップの周辺に配列された周辺バッフ
ァ領域と、この周辺バッファ領域に囲まれた内部機能セ
ル領域とを備えたゲートアレー型の半導体集積回路にお
いて、前記内部機能セル領域は、基本セルがアレイ状に
並べられた基本セル群領域と、少なくとも一つの特定さ
れた回路を構成するために前記基本セルとは異なる機能
セルが配列された特殊機能セル群領域とを含むことを特
徴とする。
ァ領域と、この周辺バッファ領域に囲まれた内部機能セ
ル領域とを備えたゲートアレー型の半導体集積回路にお
いて、前記内部機能セル領域は、基本セルがアレイ状に
並べられた基本セル群領域と、少なくとも一つの特定さ
れた回路を構成するために前記基本セルとは異なる機能
セルが配列された特殊機能セル群領域とを含むことを特
徴とする。
また、本発明は、前記基本セル群領域に、前記基本セル
の拡散領域の２以下の高さの配線領域を含むことができ
る。
の拡散領域の２以下の高さの配線領域を含むことができ
る。
特殊機能セル群領域では、例えば、ＲＡＭをそれに適切
な構成の機能セルを用いて構成する。
な構成の機能セルを用いて構成する。
ところで、ＲＡＭを構成する機能セルの面積は前記基本
セルより極めて小さく、例えば１／６の大きさである。
セルより極めて小さく、例えば１／６の大きさである。
従って、ＲＡＭを前記基本セルを用いて構成する場合に
比べて所要チップ面積は小さくて済み、集積度を向上さ
せることが可能となる。
比べて所要チップ面積は小さくて済み、集積度を向上さ
せることが可能となる。
以下、本発明の実施例について図面を参照して説明する
。
。
第１図は本発明の第一実施例を示す模式的パターンレイ
アウト図である。
アウト図である。
本実−実施例は、半導体チップ１の周辺に配列された周
辺バッファ領域２と、この周辺バッファ領域２に囲まれ
た内部機能セル領域３とを備えたゲートアレー型の半導
体集積回路において、内部機能セル領域３は、基本セル
４がアレイ状に並べられた基本セル群領域４ａと、ＲＡ
Ｍを構成するために基本セル４とは異なるＲＡＭ用の機
能セルが配列された特殊機能セル群領域５とを含んでい
る。
辺バッファ領域２と、この周辺バッファ領域２に囲まれ
た内部機能セル領域３とを備えたゲートアレー型の半導
体集積回路において、内部機能セル領域３は、基本セル
４がアレイ状に並べられた基本セル群領域４ａと、ＲＡ
Ｍを構成するために基本セル４とは異なるＲＡＭ用の機
能セルが配列された特殊機能セル群領域５とを含んでい
る。
本発明の特徴は、第１図において、ＲＡＭを構成する特
殊機能セル群領域５を設けたことにある。
殊機能セル群領域５を設けたことにある。
本実−実施例においては、ＲＡＭを構成する機能セルは
、基本セル４の１７６以下の面積で実現でき、ＲＡＭ全
体では１／６Ｘワード数Ｘビツト数の集積度となる。よ
って、ワード数、ビット数が増えれば増えるほど、従来
例との集積度の差が大きくなる。
、基本セル４の１７６以下の面積で実現でき、ＲＡＭ全
体では１／６Ｘワード数Ｘビツト数の集積度となる。よ
って、ワード数、ビット数が増えれば増えるほど、従来
例との集積度の差が大きくなる。
第２図は本発明の第二実施例の要部を示すパターンレイ
アウト図で、内部機能セル領域を示す。
アウト図で、内部機能セル領域を示す。
本第二実施例は、４個の特殊機能セル群領域５ａ〜５ｄ
を内部機能セル領域３内に配置して、その間を基本セル
群領域４ａが埋める構成としたちのである。ここで、特
殊機能セル群領域５ａ ’−５ｂ ｓ５Ｃおよび５ｄに
は、それぞれ構成される回路に適切な形状の機能セルを
用いて、ＲＯＭ、、ＲＡＭ。
を内部機能セル領域３内に配置して、その間を基本セル
群領域４ａが埋める構成としたちのである。ここで、特
殊機能セル群領域５ａ ’−５ｂ ｓ５Ｃおよび５ｄに
は、それぞれ構成される回路に適切な形状の機能セルを
用いて、ＲＯＭ、、ＲＡＭ。
ＰＬＡおよびハードマクロが構成される。
本発明の特徴は、第２図において、特殊機能セル群領域
５ａ〜５ｄを設けたことにある。
５ａ〜５ｄを設けたことにある。
本第二実施例によると、通常ランダムロジックを一つの
矩形ブロックで構成する場合に比べ、集積度が格段に向
上し、チップ寸法が小さくなる。
矩形ブロックで構成する場合に比べ、集積度が格段に向
上し、チップ寸法が小さくなる。
なお、前記第一および第二実施例において、基本セル群
領域には、基本セル４の拡散領域の２以下の高さの配線
領域を含み、配線領域を大きくとることなく、効率的な
配線を行うことができる。
領域には、基本セル４の拡散領域の２以下の高さの配線
領域を含み、配線領域を大きくとることなく、効率的な
配線を行うことができる。
以上説明したように１１本発明は、内部機能セル領域内
に、基本セル群を領域とは別に特殊機能セル群領域を含
むことにより、集積度を向上できる効果がある。
に、基本セル群を領域とは別に特殊機能セル群領域を含
むことにより、集積度を向上できる効果がある。
第１図は本発明の第一実施例を示す模式的パターンレイ
アウト図。 第２図は本発明の第二実施例の要部を示す模式的パター
ンレイアウト図。 第３図は従来例を示す模式的パターンレイアウト図。 １・・・半導体チップ、２・・・周辺バッファ領域、３
・・・内部機能セル領域、４・・・基本セル、４ａ・・
・基本セル群領域、５．５ａ〜５ｄ・・・特殊機能セル
群領域。 代理人 弁理士 井 出 直 孝 第二実施例
アウト図。 第２図は本発明の第二実施例の要部を示す模式的パター
ンレイアウト図。 第３図は従来例を示す模式的パターンレイアウト図。 １・・・半導体チップ、２・・・周辺バッファ領域、３
・・・内部機能セル領域、４・・・基本セル、４ａ・・
・基本セル群領域、５．５ａ〜５ｄ・・・特殊機能セル
群領域。 代理人 弁理士 井 出 直 孝 第二実施例
Claims (1)
- 【特許請求の範囲】 １、半導体チップの周辺に配列された周辺バッファ領域
と、この周辺バッファ領域に囲まれた内部機能セル領域
とを備えたゲートアレー型の半導体集積回路において、 前記内部機能セル領域は、基本セルがアレイ状に並べら
れた基本セル群領域と、少なくとも一つの特定された回
路を構成するために前記基本セルとは異なる機能セルが
配列された特殊機能セル群領域とを含む ことを特徴とする半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63310949A JPH02155268A (ja) | 1988-12-07 | 1988-12-07 | 半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63310949A JPH02155268A (ja) | 1988-12-07 | 1988-12-07 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02155268A true JPH02155268A (ja) | 1990-06-14 |
Family
ID=18011333
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63310949A Pending JPH02155268A (ja) | 1988-12-07 | 1988-12-07 | 半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02155268A (ja) |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6122649A (ja) * | 1984-07-02 | 1986-01-31 | Fujitsu Ltd | ゲ−トアレイｌｓｉ装置 |
| JPS61107741A (ja) * | 1984-10-31 | 1986-05-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61258465A (ja) * | 1985-05-13 | 1986-11-15 | Seiko Epson Corp | ワンチツプ・マイクロ・コンピユ−タ |
| JPS62238642A (ja) * | 1986-04-09 | 1987-10-19 | Hitachi Ltd | マスタスライス型半導体集積回路装置 |
| JPS63114418A (ja) * | 1986-10-31 | 1988-05-19 | Hitachi Ltd | 半導体集積回路装置 |
-
1988
- 1988-12-07 JP JP63310949A patent/JPH02155268A/ja active Pending
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6122649A (ja) * | 1984-07-02 | 1986-01-31 | Fujitsu Ltd | ゲ−トアレイｌｓｉ装置 |
| JPS61107741A (ja) * | 1984-10-31 | 1986-05-26 | Hitachi Ltd | 半導体集積回路装置 |
| JPS61258465A (ja) * | 1985-05-13 | 1986-11-15 | Seiko Epson Corp | ワンチツプ・マイクロ・コンピユ−タ |
| JPS62238642A (ja) * | 1986-04-09 | 1987-10-19 | Hitachi Ltd | マスタスライス型半導体集積回路装置 |
| JPS63114418A (ja) * | 1986-10-31 | 1988-05-19 | Hitachi Ltd | 半導体集積回路装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0184464B1 (en) | Gate array integrated circuit device and production method therefor | |
| US7579868B2 (en) | Architecture for routing resources in a field programmable gate array | |
| JPS6124250A (ja) | 半導体集積回路装置 | |
| US6137713A (en) | Semiconductor storage device | |
| US6329845B1 (en) | Logic gate cell | |
| US20050127405A1 (en) | I/O circuit placement method and semiconductor device | |
| JPH02155268A (ja) | 半導体集積回路 | |
| JP2001244342A (ja) | 集積回路のレイアウト方法、集積回路及びマクロセル | |
| JPH01106444A (ja) | ゲートアレイ集積回路 | |
| JP2516962B2 (ja) | マスタ−スライスｌｓｉ | |
| JPH0695569B2 (ja) | ゲ−トアレイｌｓｉ装置 | |
| EP0414412A2 (en) | Semiconductor integrated circuit device having wiring layers | |
| JPH10116913A (ja) | 半導体集積回路装置 | |
| JPS62273751A (ja) | 集積回路 | |
| JPH0296371A (ja) | 半導体装置 | |
| JPS63265446A (ja) | ゲ−トアレイ集積回路 | |
| KR20030081033A (ko) | 칩 상에서 평면적으로 비사각형의 메모리 뱅크를 갖는반도체 메모리 장치 | |
| JPH01152642A (ja) | 半導体集積回路 | |
| JPS60175438A (ja) | 半導体集積回路装置 | |
| JPS6130050A (ja) | 集積論理回路装置 | |
| JPS63306641A (ja) | 半導体集積回路 | |
| JPH02181949A (ja) | 半導体集積回路 | |
| JPH023951A (ja) | 機能ブロック | |
| JPS62238642A (ja) | マスタスライス型半導体集積回路装置 | |
| JPS6115346A (ja) | 半導体論理集積回路装置 |