JPH02155673A - 画像処理装置 - Google Patents
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- JPH02155673A JPH02155673A JP31088088A JP31088088A JPH02155673A JP H02155673 A JPH02155673 A JP H02155673A JP 31088088 A JP31088088 A JP 31088088A JP 31088088 A JP31088088 A JP 31088088A JP H02155673 A JPH02155673 A JP H02155673A
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- G06K15/02—Arrangements for producing a permanent visual presentation of the output data, e.g. computer output printers using printers
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- B41B—MACHINES OR ACCESSORIES FOR MAKING, SETTING, OR DISTRIBUTING TYPE; TYPE; PHOTOGRAPHIC OR PHOTOELECTRIC COMPOSING DEVICES
- B41B19/00—Photoelectronic composing machines
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- B—PERFORMING OPERATIONS; TRANSPORTING
- B41—PRINTING; LINING MACHINES; TYPEWRITERS; STAMPS
- B41B—MACHINES OR ACCESSORIES FOR MAKING, SETTING, OR DISTRIBUTING TYPE; TYPE; PHOTOGRAPHIC OR PHOTOELECTRIC COMPOSING DEVICES
- B41B19/00—Photoelectronic composing machines
- B41B19/01—Photoelectronic composing machines having electron-beam tubes producing an image of at least one character which is photographed
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- G06K2215/0002—Handling the output data
- G06K2215/004—Generic data transformation
- G06K2215/0054—Geometric transformations, e.g. on rasterised data
- G06K2215/0057—Sizing and resolution changes
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- G06K2215/0002—Handling the output data
- G06K2215/004—Generic data transformation
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- G06—COMPUTING OR CALCULATING; COUNTING
- G06K—GRAPHICAL DATA READING; PRESENTATION OF DATA; RECORD CARRIERS; HANDLING RECORD CARRIERS
- G06K2215/00—Arrangements for producing a permanent visual presentation of the output data
- G06K2215/0002—Handling the output data
- G06K2215/0062—Handling the output data combining generic and host data, e.g. filling a raster
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- G06K2215/0002—Handling the output data
- G06K2215/0062—Handling the output data combining generic and host data, e.g. filling a raster
- G06K2215/0071—Post-treatment of the composed image, e.g. compression, rotation
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Optics & Photonics (AREA)
- Dot-Matrix Printers And Others (AREA)
- Laser Beam Printer (AREA)
- Storing Facsimile Image Data (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は画素信号を処理する画像処理装置に関する。
［従来の技術］
近年レーザービームプリンタは、コンピュータの出力装
置として広く使用されている。特に低密度（例えば３０
０ｄｐｉ）のレーザービームプリンタは低価格、コンパ
クトと云ったメリットにより急速に普及しつつある。
置として広く使用されている。特に低密度（例えば３０
０ｄｐｉ）のレーザービームプリンタは低価格、コンパ
クトと云ったメリットにより急速に普及しつつある。
例えば３００ ｄｐｉの印字密度で印字を行なうレーザ
ービームプリンタでは、第１５図に示す如く、ドツトデ
ータに基づいて実際に感光ドラム上に印字を行なうプリ
ンタエンジン部５１と、プリンタエンジン部５１に接続
され、外部ホストコンピュータ５４から送られるコード
データを受け、このコードデータに基づいてドツトデー
タから成るページ情報を生成し、プリンタエンジン部５
１に対して順次ドツトデータを送信するプリンタコント
ローラ５２とから成る。前記ホストコンピュータ５４は
、アプリケーションソフトを有するフロッピーディスク
５５によりプログラムをロートされ、前記アプリケーシ
ョンソフトを起動し、例えばワードプロセッサとして機
部する。
ービームプリンタでは、第１５図に示す如く、ドツトデ
ータに基づいて実際に感光ドラム上に印字を行なうプリ
ンタエンジン部５１と、プリンタエンジン部５１に接続
され、外部ホストコンピュータ５４から送られるコード
データを受け、このコードデータに基づいてドツトデー
タから成るページ情報を生成し、プリンタエンジン部５
１に対して順次ドツトデータを送信するプリンタコント
ローラ５２とから成る。前記ホストコンピュータ５４は
、アプリケーションソフトを有するフロッピーディスク
５５によりプログラムをロートされ、前記アプリケーシ
ョンソフトを起動し、例えばワードプロセッサとして機
部する。
前記アプリケーションソフトは、数多くの種類が作成さ
れ使われており、これらのアプリケーションソフトを用
いて、ユーザーは数多くのデータを作成し保管している
。このデータには文字や絵などが含まれる。
れ使われており、これらのアプリケーションソフトを用
いて、ユーザーは数多くのデータを作成し保管している
。このデータには文字や絵などが含まれる。
従来、これらの文字や絵をより高画質な画像で形成する
ためには、プリンタエンジン５１の解像度を上げる等の
方法がとられていたが、解像度が異なるたびに文字等の
データ生成方法を考慮せねばならず実用的ではなかった
。
ためには、プリンタエンジン５１の解像度を上げる等の
方法がとられていたが、解像度が異なるたびに文字等の
データ生成方法を考慮せねばならず実用的ではなかった
。
そこで近年になって注目画素とその周囲の画素を判別し
画像に補正をかけることにより高画質を得る方法が考え
られた。その従来の回路構成と処理の１例を図をもとに
説明する。第７図は従来の画像処理回路の構成を説明す
る図でありｉ８図はそのタイミングチャートである。
画像に補正をかけることにより高画質を得る方法が考え
られた。その従来の回路構成と処理の１例を図をもとに
説明する。第７図は従来の画像処理回路の構成を説明す
る図でありｉ８図はそのタイミングチャートである。
第７図における回路は第１５図に示す如きプリンタコン
トローラ５２とプリンタエンジン部５１との間に挿入さ
れる回路であって、本例においてはプリンタエンジン部
５１の一部として構成した状態を示している。（もちろ
んプリンタコントローラ５２の一部としてもよい）まず
プリンタコントローラ５２は画像信号 （ＶＤｏ）１を転送’）ロック（ＶＣＬＫ）２に同期さ
せプリンタエンジンに送る、プリンタエンジン内では受
は取った画像データな一走査分ごとに８つのラインバッ
ファ１〜８にだくわえる。
トローラ５２とプリンタエンジン部５１との間に挿入さ
れる回路であって、本例においてはプリンタエンジン部
５１の一部として構成した状態を示している。（もちろ
んプリンタコントローラ５２の一部としてもよい）まず
プリンタコントローラ５２は画像信号 （ＶＤｏ）１を転送’）ロック（ＶＣＬＫ）２に同期さ
せプリンタエンジンに送る、プリンタエンジン内では受
は取った画像データな一走査分ごとに８つのラインバッ
ファ１〜８にだくわえる。
この−走査ラインごとの振り分けを行なっているのかセ
レクタ１（３）であり、ラインバッファ１（４）より順
にラインバッファ ８（１１）まで切り換えたのちふたたびラインバッファ
１（４）に切り換える。ラインバッファ１〜ラインバツ
フア８までの８つのバッファのうちセレクタｌによって
セレクトされたラインバッファ以外のバッファはそれぞ
れバッファ内のデータを繰り返し出力している。各ライ
ンバッファは一走査ラインごとに同じ内容を繰り返し出
力し、次にデータ入力されるまでこの出力動作を続ける
。この７つのバッファから出力されたデータは第８図に
示すごとく、判別回路２０の端子ａ −ｇに入力される
。つまりセレクタ２（１２）で切り換えることにより注
目画素を含む走査線とその上下、それぞれ３ライン分っ
づが判別回路２０に入力される。この判別回路２０の詳
細を第９図に示す０判別回路２０は２６ａ〜２６ｇのシ
フトレジスタと論理回路２８からなる。シフトレジスタ
２６ｄが注目画素を含むシフトレジスタであり、中央の
斜線をほどこしたセルが注目画素に相当する。注目画素
及び注目画素の周辺の画素情報が論理回路２８に入力さ
れる。またシフトレジスタ２６ａ〜２６ｇは画像クロッ
ク（図示しない）に同期してシフトするために論理回路
２８に入力される内容も画像クロックに同期してかわる
。論理回路２８の詳細を次に説明する。
レクタ１（３）であり、ラインバッファ１（４）より順
にラインバッファ ８（１１）まで切り換えたのちふたたびラインバッファ
１（４）に切り換える。ラインバッファ１〜ラインバツ
フア８までの８つのバッファのうちセレクタｌによって
セレクトされたラインバッファ以外のバッファはそれぞ
れバッファ内のデータを繰り返し出力している。各ライ
ンバッファは一走査ラインごとに同じ内容を繰り返し出
力し、次にデータ入力されるまでこの出力動作を続ける
。この７つのバッファから出力されたデータは第８図に
示すごとく、判別回路２０の端子ａ −ｇに入力される
。つまりセレクタ２（１２）で切り換えることにより注
目画素を含む走査線とその上下、それぞれ３ライン分っ
づが判別回路２０に入力される。この判別回路２０の詳
細を第９図に示す０判別回路２０は２６ａ〜２６ｇのシ
フトレジスタと論理回路２８からなる。シフトレジスタ
２６ｄが注目画素を含むシフトレジスタであり、中央の
斜線をほどこしたセルが注目画素に相当する。注目画素
及び注目画素の周辺の画素情報が論理回路２８に入力さ
れる。またシフトレジスタ２６ａ〜２６ｇは画像クロッ
ク（図示しない）に同期してシフトするために論理回路
２８に入力される内容も画像クロックに同期してかわる
。論理回路２８の詳細を次に説明する。
第１０図は補正処理の判断の条件の一例を説明するもの
であり、斜線をほどこした丸を注目画素とし、黒丸を像
形成する画素、白丸を像形成しない画素であるとする。
であり、斜線をほどこした丸を注目画素とし、黒丸を像
形成する画素、白丸を像形成しない画素であるとする。
第１０図（ｄ）を例にとって説明すると性用画素の１つ
左の画素と、そのまた１つ左の画素、さらに注目画素の
１つ下の画素とその右の画素のすべてが白（つまり像形
成をしない）であり、かつ注目画素の１つ上の画素と注
目画素の１つ右の画素とそのまた１つ右の画素のすべて
の画素が黒（つまり像形成をする）であるという条件を
みたし注目画素が白であればその画素を小さめの画像を
形成する画素を判断する。
左の画素と、そのまた１つ左の画素、さらに注目画素の
１つ下の画素とその右の画素のすべてが白（つまり像形
成をしない）であり、かつ注目画素の１つ上の画素と注
目画素の１つ右の画素とそのまた１つ右の画素のすべて
の画素が黒（つまり像形成をする）であるという条件を
みたし注目画素が白であればその画素を小さめの画像を
形成する画素を判断する。
ただし図示しないさらに周囲の画素は判断の条件には加
えないものとする。以上の判断を（ａ）〜（ｐ）までの
すべての論理について行ない、１つでも論理に合うもの
があれば注目画素を小さめの画像を形成する画素とする
。これを論理式にすると第１１図の如くなる。中央のＡ
を小さい画像と形成するか否かは、式（１）によるもの
であり、オーバラインをほどこしたものが白、はどこし
てないものが黒に相当する。この論理式より前記第９図
の論理回路を構成する。たとえば第１０図（ｄ）のパタ
ーンを回路化すると第１２図の如くなる。注目画素を含
むシフトレジスタ３０とその上下のラインｎ−１，ｎ＋
１を含むシフトレジスタ２９゜３１より（ｄ）のパター
ンに相当する部分を論理ゲート３２〜３４にて判断する
。この論理回路による判断を第１０図（ａ）〜（ｐ）の
すべてのパターンについて行なう。
えないものとする。以上の判断を（ａ）〜（ｐ）までの
すべての論理について行ない、１つでも論理に合うもの
があれば注目画素を小さめの画像を形成する画素とする
。これを論理式にすると第１１図の如くなる。中央のＡ
を小さい画像と形成するか否かは、式（１）によるもの
であり、オーバラインをほどこしたものが白、はどこし
てないものが黒に相当する。この論理式より前記第９図
の論理回路を構成する。たとえば第１０図（ｄ）のパタ
ーンを回路化すると第１２図の如くなる。注目画素を含
むシフトレジスタ３０とその上下のラインｎ−１，ｎ＋
１を含むシフトレジスタ２９゜３１より（ｄ）のパター
ンに相当する部分を論理ゲート３２〜３４にて判断する
。この論理回路による判断を第１０図（ａ）〜（ｐ）の
すべてのパターンについて行なう。
以上の論理式により、小さめの画像を形成する画素であ
ると判断された場所にＰＷＭ（パルス幅変調）をかけた
小さめの画素を形成する。
ると判断された場所にＰＷＭ（パルス幅変調）をかけた
小さめの画素を形成する。
尚、判別回路２０はＰＷＭ回路２３に対してドツトを形
成するか否かを示す信号２１とそのドツトが小さめであ
るか否かを示す信号２２を送出し、ＰＷＭ回路２３は信
号２１．２２に基づいてレーザドライバに駆動信号２４
を送出する。
成するか否かを示す信号２１とそのドツトが小さめであ
るか否かを示す信号２２を送出し、ＰＷＭ回路２３は信
号２１．２２に基づいてレーザドライバに駆動信号２４
を送出する。
第１３図にこの処理をほどこした画像を示す。
斜線部に３５及び３６の小ドツトを形成する。この小ド
ツトは現像時に画像側に引きよせられ結果的に斜線に発
生するギザギザを減少させる。
ツトは現像時に画像側に引きよせられ結果的に斜線に発
生するギザギザを減少させる。
この処理をアルベットのｒａＪにほどこした場合、小ド
ツトが発生する状態を第１４図に示す。
ツトが発生する状態を第１４図に示す。
■が本来の１ドツトを示し★が小ドツトの発生する位置
を示す。この方法によれば斜線部を小ドツトで滑らかに
することができる。
を示す。この方法によれば斜線部を小ドツトで滑らかに
することができる。
［発明が解決しようとしている問題点］しかしながら上
記従来例では、斜線をなめらかにすることはできるもの
の第７図に示す如く複数のラインバッファを必要とし回
路が非常に高価になるという欠点があった。
記従来例では、斜線をなめらかにすることはできるもの
の第７図に示す如く複数のラインバッファを必要とし回
路が非常に高価になるという欠点があった。
特に大きい範囲で周辺の画素を見ようとした場合、ライ
ンバッファを更に増設しなければならずコスト的に問題
があった。
ンバッファを更に増設しなければならずコスト的に問題
があった。
本発明は上記の点に鑑みなされたもので低コストで画素
信号の処理な可能とした画像処理装置を提供するもので
ある。
信号の処理な可能とした画像処理装置を提供するもので
ある。
［問題点を解決するための手段］
上記目的を達成するために本発明の画像処理装置は以下
の構成から成る。
の構成から成る。
即ち、複数ラインに対応した複数の画素信号を出力する
画像処理装置において、画素信号を順次入力するための
入力手段と、前記入力手段より入力した画素信号を各ビ
ットにライン単位で記憶する記憶手段とを備える。
画像処理装置において、画素信号を順次入力するための
入力手段と、前記入力手段より入力した画素信号を各ビ
ットにライン単位で記憶する記憶手段とを備える。
［作用］
以上の構成において前記記憶手段は複数ライン分の画素
信号を前記各ビットに記憶可能な構成とするとともに前
記各ビットから複数ラインに対応した複数の画素信号を
読出す様に動作する。
信号を前記各ビットに記憶可能な構成とするとともに前
記各ビットから複数ラインに対応した複数の画素信号を
読出す様に動作する。
［実施例］
以下、添付図面を参照して本発明の実施例を詳細に説明
する。
する。
［第１の実施例］
第１−１図は本実施例における画像処理装置の構成を示
したものである。尚、第７図と同様の機ｔａを有するも
のについては同じ記号を付けた。第１−２図及び第１−
３図は第１−１図の動作を説明するタイミングチャート
である。
したものである。尚、第７図と同様の機ｔａを有するも
のについては同じ記号を付けた。第１−２図及び第１−
３図は第１−１図の動作を説明するタイミングチャート
である。
まず順次入力する画素信号ＶＤＯＩを３ステートラツチ
６４を介しメモリ６５の０ビツトに入力する。この動作
中、アドレスカウンタ６６は画像クロックＶＣＬＫ２に
よりカウントアツプされるためメモリ６５のアドレス０
より順にＯビットに現在の画素信号ＶＤＯ１をストアし
て行く。
６４を介しメモリ６５の０ビツトに入力する。この動作
中、アドレスカウンタ６６は画像クロックＶＣＬＫ２に
よりカウントアツプされるためメモリ６５のアドレス０
より順にＯビットに現在の画素信号ＶＤＯ１をストアし
て行く。
画素信号ＶＤＯＩを１ライン分０ビットの位置にストア
すると水平同期信号ＨＳＹＮＣによりアドレスカウンタ
６６をリセットし、次の１ラインを同様に０ビツトにス
トアして行く。
すると水平同期信号ＨＳＹＮＣによりアドレスカウンタ
６６をリセットし、次の１ラインを同様に０ビツトにス
トアして行く。
ただし前回Ｏビットにストアした１ライン分のデータは
、３ステートラツチ６４を介し判別回路２０に送出する
と同時にメモリ６５の１ビツトにストアして行く０以上
の動作な０ピツチから６ビツトまで繰り返す、これによ
り第７図の如く８ライン分のラインバッファを用いずど
も判別回路２０の端子ａ −ｇに、７ライン分の画素情
報６７〜７３を同時にかつ連続して送ることができる。
、３ステートラツチ６４を介し判別回路２０に送出する
と同時にメモリ６５の１ビツトにストアして行く０以上
の動作な０ピツチから６ビツトまで繰り返す、これによ
り第７図の如く８ライン分のラインバッファを用いずど
も判別回路２０の端子ａ −ｇに、７ライン分の画素情
報６７〜７３を同時にかつ連続して送ることができる。
この動作を示すタイミングチャートが第１−３図である
。
。
本実施例は１画素形成間に、アドレスカウンタ６６のカ
ウントアツプ、メモリ６５のリード、３ステートラツチ
６４のラッチ、メモリ６５のライトと４つの動作を行な
う必要がある。そのタイミングを示すのが第１−２図で
ある。
ウントアツプ、メモリ６５のリード、３ステートラツチ
６４のラッチ、メモリ６５のライトと４つの動作を行な
う必要がある。そのタイミングを示すのが第１−２図で
ある。
画像クロックＶＣＬＫ２の立ち上がりでアドレスカウン
タ６６のカウントアツプを行ないリードモートに入る。
タ６６のカウントアツプを行ないリードモートに入る。
ＶＣＬＫ２の立ち下りでリートモートを終了する。この
リードモード期間中でメモリからのデータリートが確定
された時点で３ステートラツチ６４にラッチをしておく
０図のＬＡＴ６２は、３ステートラツチ６４がメモリ６
５からリードされたデータをラッチするためのタイミン
グ信号である。又、タイミング信号０Ｅ６３により、こ
のラッチした値をメモリへ返し、タイミング信号Ｗ６０
でメモリに書き込む。
リードモード期間中でメモリからのデータリートが確定
された時点で３ステートラツチ６４にラッチをしておく
０図のＬＡＴ６２は、３ステートラツチ６４がメモリ６
５からリードされたデータをラッチするためのタイミン
グ信号である。又、タイミング信号０Ｅ６３により、こ
のラッチした値をメモリへ返し、タイミング信号Ｗ６０
でメモリに書き込む。
以上の動作により判別回路２０に入力された画素データ
は、先に述べた方法により、再生画像となる。前述した
様に判別回路２０は注目画素及びその周囲の画素に対応
するデータに基づいて、注目画素がドツトを打つべき画
素であるか否か及びドツトとして再生する時のサイズを
決定する。
は、先に述べた方法により、再生画像となる。前述した
様に判別回路２０は注目画素及びその周囲の画素に対応
するデータに基づいて、注目画素がドツトを打つべき画
素であるか否か及びドツトとして再生する時のサイズを
決定する。
ＰＷＭ回路２３は、判別回路２０から入力した信号２１
．２２に基づいて、パルス幅変調信号なレーザドライバ
２５へ送出する。たとえば信号２１がドツトの形成を指
示し、信号２２が通常のサイズのドツトを指示する時は
所定幅のパルス信号を送出する。又、信号２１がドツト
の形成を指示し、信号２２が通常サイズより小さいサイ
ズのドツトを指示する時は前記所定幅より短い幅のパル
ス信号を送出する。
．２２に基づいて、パルス幅変調信号なレーザドライバ
２５へ送出する。たとえば信号２１がドツトの形成を指
示し、信号２２が通常のサイズのドツトを指示する時は
所定幅のパルス信号を送出する。又、信号２１がドツト
の形成を指示し、信号２２が通常サイズより小さいサイ
ズのドツトを指示する時は前記所定幅より短い幅のパル
ス信号を送出する。
［第２の実施例］
前述した第１の実施例ではメモリ６５からのデータを判
別回路２０に入力したがメモリからのデータ（本実施例
では８ビツト）と ＶＤＯｌを判別回路２０に入力する場合の実施判別回路
２０以降の回路は省略した０画素信号ＶＤＯ１をラッチ
６４でラッチしたのち判別回路２０の端子ａに入力する
とともにメモリの７ビツト目からのデータをう１ンチ７
６でう１ンチして判別回路２０の端子ｉに入力する構成
をとることにより、使用するメモリの最大のビット数＋
１の数のライン情報を判別回路２０に入力することがで
きる。この構成を取ることにより、より広範囲の周辺の
画素情報を入力することができる。尚、各信号ＬＡＴ
６２ 。
別回路２０に入力したがメモリからのデータ（本実施例
では８ビツト）と ＶＤＯｌを判別回路２０に入力する場合の実施判別回路
２０以降の回路は省略した０画素信号ＶＤＯ１をラッチ
６４でラッチしたのち判別回路２０の端子ａに入力する
とともにメモリの７ビツト目からのデータをう１ンチ７
６でう１ンチして判別回路２０の端子ｉに入力する構成
をとることにより、使用するメモリの最大のビット数＋
１の数のライン情報を判別回路２０に入力することがで
きる。この構成を取ることにより、より広範囲の周辺の
画素情報を入力することができる。尚、各信号ＬＡＴ
６２ 。
０Ｅ６３．Ｗ２Ｏ，ＨＳＹＮＣ６１
ＶＣＬＫのタイミングに関しては第１−２図と同様であ
る。
る。
［第３の実施例］
先に述べた実施例ではクロックＶＣＬＫ２に同期して画
像が形成される。そのため、ＶＤＯ１及びＶＣＬＫ２を
発生する手段がプリンタエンジンとは異なる場合、例え
ばコントローラ５２（第１５図参照）がＶＤＯ１。
像が形成される。そのため、ＶＤＯ１及びＶＣＬＫ２を
発生する手段がプリンタエンジンとは異なる場合、例え
ばコントローラ５２（第１５図参照）がＶＤＯ１。
ＶＣＬＫ２を発生する場合、Ｗｈｏ及びＬＡＴ６２，０
Ｅ６３をＶＣＬＫ２に同期させて発生させる必要がある
ため、Ｗ２Ｏ等の信号をコントローラ５２から転送する
必要が生ずる。この場合コントローラ５２とプリンタエ
ンジン内部で発生させるには、回路の複雑化をまねく。
Ｅ６３をＶＣＬＫ２に同期させて発生させる必要がある
ため、Ｗ２Ｏ等の信号をコントローラ５２から転送する
必要が生ずる。この場合コントローラ５２とプリンタエ
ンジン内部で発生させるには、回路の複雑化をまねく。
そこでＶＣＬＫ２を画素信号転送用のクロックとし、エ
ンジン５１側での画像形成りロック５ＣＬＫ８３との分
離をはかれば構成をより簡酪化することができる。
ンジン５１側での画像形成りロック５ＣＬＫ８３との分
離をはかれば構成をより簡酪化することができる。
その場合の実施例を第３図に示す。尚、第１図と同様の
機能を有するものには同じ符号を付け、又判別回路２０
以降の回路は省略した。
機能を有するものには同じ符号を付け、又判別回路２０
以降の回路は省略した。
７９はトグルメモリであり、水平同期信号Ｈ３ＹＮＣ６
１に同期してメモリ切換部８２によりライン単位でライ
ンメモリ１ （８０）とラインメモリ２（８１）とを切
り換える。
１に同期してメモリ切換部８２によりライン単位でライ
ンメモリ１ （８０）とラインメモリ２（８１）とを切
り換える。
今、画素信号ＶＤＯＩがクロックＶＣＬＫ２に同期して
ラインメモリ２に書き込まれているとすればラインメモ
リ１は読み出し状ぶてあり、プリンタエンジン内部で発
生するクロック５ＣＬＫ８３に同期してデータ（画素信
号ＶＤＯ）７７が読み出されている。尚、Ｗ２Ｏ，ＣＡ
Ｔ６２，０Ｅ６３等の信号はクロック５ＣＬＫ８３に基
づいて発生する。逆に画素信号ＶＤＯ１がクロックＶＣ
ＬＫ２に同期してラインメモリ１に書き込まれていると
すればラインメモリ２は読み出し状態でありクロック５
ＣＬＫ８３に同期してデータ７７が読み出されている。
ラインメモリ２に書き込まれているとすればラインメモ
リ１は読み出し状ぶてあり、プリンタエンジン内部で発
生するクロック５ＣＬＫ８３に同期してデータ（画素信
号ＶＤＯ）７７が読み出されている。尚、Ｗ２Ｏ，ＣＡ
Ｔ６２，０Ｅ６３等の信号はクロック５ＣＬＫ８３に基
づいて発生する。逆に画素信号ＶＤＯ１がクロックＶＣ
ＬＫ２に同期してラインメモリ１に書き込まれていると
すればラインメモリ２は読み出し状態でありクロック５
ＣＬＫ８３に同期してデータ７７が読み出されている。
尚、ラインメモリ１．２の書込み、読出し状態はＨＳＹ
ＮＣ６１に同期して切り換わる。
ＮＣ６１に同期して切り換わる。
他の動作は第１の実施例と同様であるので詳細な説明は
省略する。
省略する。
［第４の実施例コ
次に画像データが多値データの場合の実施例を第４−１
図に示す。
図に示す。
尚、第１−１図と同様の機能を有すものには同じ記号を
付け、又判別回路２０以降の回路は省略した。基本的な
動作は第１−１図と同様であるか、２ビツトの画像デー
タＶＤＯａ（８６）とＶＤＯｂ （８７）は３ステート
ラツチ６４を介し、メモリ６５のＯビット及び１ビツト
に入力される。０ビツト、１ビツトのデータ３に入力さ
れる。又、８４．８５はラッチである。このように２ビ
ット単位でデータを扱うことにより上下それぞれ２ライ
ンを含む計５ライン分の多値データ（８９−９８）を判
別回路２０へ送ることができる。この結果判別回路２０
は２値データを入力した時に比べより精度の高い判別動
作を行なうことができる。第４−１図の回路の動作を示
すタイミングチャートを第４−２図に示す。
付け、又判別回路２０以降の回路は省略した。基本的な
動作は第１−１図と同様であるか、２ビツトの画像デー
タＶＤＯａ（８６）とＶＤＯｂ （８７）は３ステート
ラツチ６４を介し、メモリ６５のＯビット及び１ビツト
に入力される。０ビツト、１ビツトのデータ３に入力さ
れる。又、８４．８５はラッチである。このように２ビ
ット単位でデータを扱うことにより上下それぞれ２ライ
ンを含む計５ライン分の多値データ（８９−９８）を判
別回路２０へ送ることができる。この結果判別回路２０
は２値データを入力した時に比べより精度の高い判別動
作を行なうことができる。第４−１図の回路の動作を示
すタイミングチャートを第４−２図に示す。
また、本実施例では２ビツトの多値データを例に説明を
したが、多値のビット数は限定されるものではない。
したが、多値のビット数は限定されるものではない。
［第５の実施例］
先の第２の実施例において１個のメモリにおいて扱える
ライン数は、（ビット数＋１）木であると述べた。それ
以上のライン数を使用する場合には第５図に示す如くメ
モリを複数扱う構成とすれば良い。
ライン数は、（ビット数＋１）木であると述べた。それ
以上のライン数を使用する場合には第５図に示す如くメ
モリを複数扱う構成とすれば良い。
第５図の画像処理装置は、メモリを２個使い、１７本の
ライン（６７〜７５）のデータ（ａ＝ｑ）＠判別回路２
０へ送ることが可能である。メモリ６５及びメモリ６５
′は先の実施例と同様の制御方法に基づき動作している
。
ライン（６７〜７５）のデータ（ａ＝ｑ）＠判別回路２
０へ送ることが可能である。メモリ６５及びメモリ６５
′は先の実施例と同様の制御方法に基づき動作している
。
尚、第５図において第２図と同様の機能を有すものにつ
いては同じ記号を付け、又判別回路２０等は省略した。
いては同じ記号を付け、又判別回路２０等は省略した。
この方法によりメモリを複数接続することにより、必要
なライン数のバッファを構成することが回部となる。
なライン数のバッファを構成することが回部となる。
［第６の実施例］
次に解像度３００ ｄｐｉのコントローラから得たデー
タに補間データを付加し、解像度６００ ｄｐｉのプリ
ンタエンジン用のデータに変換する変換回路に応用した
場合の例を第６−１図に示す、尚、第３図と同様の機能
を有するものについては同じ記号を付け、又判別回路２
０’以降の回路は省略した。
タに補間データを付加し、解像度６００ ｄｐｉのプリ
ンタエンジン用のデータに変換する変換回路に応用した
場合の例を第６−１図に示す、尚、第３図と同様の機能
を有するものについては同じ記号を付け、又判別回路２
０’以降の回路は省略した。
ＶＤＯＩ、及びＶＣＬＫ２は３００ ｄｐｉ用の画素デ
ータ、画像クロックであり、先の第３の実施例で説明し
たトグルバッファ７９に入力する。このトグルバッファ
７９から６００ ｄｐｉの画像クロック５ＣＬＫの局の
周波数でデータを読み出し６００ ｄｐｉルミ用クロッ
ク５ＣＬメモリに取り込むため主走査方向に２倍にした
デ−タになる。スイッチＳＷＩ （１０３）はトグルバ
ッファ７９からのデータとメモリ６５からのデータを切
り換えるものでありそのタイミングは第６−２図に示す
、尚、１２０は画像クロック５ＣＬＫを層の周期に分周
する分周器、１２１は水平同期信号Ｈ３ＹＮＣが２回入
力する度に１回外部装置に外部水平同期信号ＨＳＹＮＣ
’を出力する外部水平同期信号発生器である。スイッチ
ＳＷＩを主走査単位で切り換えることにより１０４〜１
１１上のデータは一生走査のデータが２回繰り返す、こ
のデータを第６−３に示す判別回路２０′に入力するこ
とにより３００ ｄｐｉを６００ ｄｐｉに変換した補
間ライン１１５を作成する。
ータ、画像クロックであり、先の第３の実施例で説明し
たトグルバッファ７９に入力する。このトグルバッファ
７９から６００ ｄｐｉの画像クロック５ＣＬＫの局の
周波数でデータを読み出し６００ ｄｐｉルミ用クロッ
ク５ＣＬメモリに取り込むため主走査方向に２倍にした
デ−タになる。スイッチＳＷＩ （１０３）はトグルバ
ッファ７９からのデータとメモリ６５からのデータを切
り換えるものでありそのタイミングは第６−２図に示す
、尚、１２０は画像クロック５ＣＬＫを層の周期に分周
する分周器、１２１は水平同期信号Ｈ３ＹＮＣが２回入
力する度に１回外部装置に外部水平同期信号ＨＳＹＮＣ
’を出力する外部水平同期信号発生器である。スイッチ
ＳＷＩを主走査単位で切り換えることにより１０４〜１
１１上のデータは一生走査のデータが２回繰り返す、こ
のデータを第６−３に示す判別回路２０′に入力するこ
とにより３００ ｄｐｉを６００ ｄｐｉに変換した補
間ライン１１５を作成する。
スイッチＳＷ２はａ側、ｂ側に切換わり。
ＳＷ２がａ側のときが補間ラインで論理回路１１６から
の出力１１３となる。論理回路１１６は上下のラインよ
り補間ラインを生成するものであり、周知の手法を用い
ることが可能である。
の出力１１３となる。論理回路１１６は上下のラインよ
り補間ラインを生成するものであり、周知の手法を用い
ることが可能である。
以上述べた様に本実施例によれば、画像情報をライン単
位で管理し、そのライン単位の情報をメモリの各ビット
に格納することにより、複数のラインメモリを１個のメ
モリで代用可能にし、経済性を向上させたものである。
位で管理し、そのライン単位の情報をメモリの各ビット
に格納することにより、複数のラインメモリを１個のメ
モリで代用可能にし、経済性を向上させたものである。
尚、上述した実施例ではｌ主走査ライン×７ビツトの容
量のメモリを用いたが他の容量ｍワード×ｎビット（ｍ
、ｎは自然数）のメモリを用いることも可能である。
量のメモリを用いたが他の容量ｍワード×ｎビット（ｍ
、ｎは自然数）のメモリを用いることも可能である。
又、本実施例ては複数の画素データを判別回路に入力さ
せる構成を用いて説明したが、判別回路以外の他の処理
回路に複数の画素データが入力する様に構成しても良い
。
せる構成を用いて説明したが、判別回路以外の他の処理
回路に複数の画素データが入力する様に構成しても良い
。
［発明の効果］
以上説明したように本発明によれば装置の低価格が達成
できるとともに回路基板を小型化できるという効果があ
る。
できるとともに回路基板を小型化できるという効果があ
る。
第１−１図は第１の実施例における画像処理装置を示す
図、第１−２図、第１−３図は第１−１図の回路の動作
を示すタイミングチャート図、第２図は第２の実施例に
おける画像処理装置を示す図、第３図は第３の実施例に
おける画像処理装置を示す図、第４−１図は第４の実施
例における画像処理装置を示す図、第４−２図は第４−
１図の回路の動作を示すタイミングチャート図、第５図
は第５の実施例における画像処理装置を示す図、第６−
１図は第６の実施例における画像処理装置を示す図、第
６−２図は第６−１図の回路の動作を示すタイミングチ
ャート図、第６−３図は第６−１図の判別回路２０’の
詳細図、第７図は従来の画像処理装置を示す図、第８図
は第７図の回路の動作を示すタイミングチャート図、第
９図は判別回路２０の詳細図、第１０図、第１１図は判
別動作を説明するための図、第１２図は論理回路２８の
具体例を示す図、第１３図、第１４図は画像の出力例を
示す図、第１５図は外部装置、プリンタコントローラ、
プリンタエンジンの接続関係を示す図である。 図中３．１２はセレクタ、４〜１１はラインバッファ、
２０は判別回路、２３はＰＷＭ回路、２５はレーザドラ
イバ、６４は３ステートラツチ、６５はメモリ、６６は
アドレスカウンタである。
図、第１−２図、第１−３図は第１−１図の回路の動作
を示すタイミングチャート図、第２図は第２の実施例に
おける画像処理装置を示す図、第３図は第３の実施例に
おける画像処理装置を示す図、第４−１図は第４の実施
例における画像処理装置を示す図、第４−２図は第４−
１図の回路の動作を示すタイミングチャート図、第５図
は第５の実施例における画像処理装置を示す図、第６−
１図は第６の実施例における画像処理装置を示す図、第
６−２図は第６−１図の回路の動作を示すタイミングチ
ャート図、第６−３図は第６−１図の判別回路２０’の
詳細図、第７図は従来の画像処理装置を示す図、第８図
は第７図の回路の動作を示すタイミングチャート図、第
９図は判別回路２０の詳細図、第１０図、第１１図は判
別動作を説明するための図、第１２図は論理回路２８の
具体例を示す図、第１３図、第１４図は画像の出力例を
示す図、第１５図は外部装置、プリンタコントローラ、
プリンタエンジンの接続関係を示す図である。 図中３．１２はセレクタ、４〜１１はラインバッファ、
２０は判別回路、２３はＰＷＭ回路、２５はレーザドラ
イバ、６４は３ステートラツチ、６５はメモリ、６６は
アドレスカウンタである。
Claims (2)
- （１）複数ラインに対応した複数の画素信号を出力する
画像処理装置において、画素信号を順次入力するための
入力手段と、前記入力手段より入力した画素信号を各ビ
ットにライン単位で記憶する記憶手段とを有し、 前記記憶手段は複数ライン分の画素信号を前記各ビット
に記憶可能な構成とするとともに前記各ビットから複数
ラインに対応した複数の画素信号を読出す様にしたこと
を特徴とする画像処理装置。 - （２）更に前記記憶手段から読み出した画素信号を保持
する保持手段を有し、前記保持手段は前記記憶手段の第
１のビットから読み出された画素信号を第２のビットへ
書き込む様に構成したことを特徴とする特許請求の範囲
第（１）項記載の画像処理装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31088088A JPH02155673A (ja) | 1988-12-07 | 1988-12-07 | 画像処理装置 |
| DE68927540T DE68927540T2 (de) | 1988-08-25 | 1989-08-23 | Datenverarbeitungsgerät |
| EP89308556A EP0356224B1 (en) | 1988-08-25 | 1989-08-23 | Data processing apparatus |
| US08/022,406 US5754188A (en) | 1988-08-25 | 1993-02-24 | Data processing apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31088088A JPH02155673A (ja) | 1988-12-07 | 1988-12-07 | 画像処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02155673A true JPH02155673A (ja) | 1990-06-14 |
Family
ID=18010495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31088088A Pending JPH02155673A (ja) | 1988-08-25 | 1988-12-07 | 画像処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02155673A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02276449A (ja) * | 1989-04-15 | 1990-11-13 | Minebea Co Ltd | 外転型ブラシレスｄｃモータ |
| JPH0631348B2 (ja) * | 1987-07-17 | 1994-04-27 | 株式会社日立製作所 | ガス化プラント用生成チャ−供給装置 |
-
1988
- 1988-12-07 JP JP31088088A patent/JPH02155673A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0631348B2 (ja) * | 1987-07-17 | 1994-04-27 | 株式会社日立製作所 | ガス化プラント用生成チャ−供給装置 |
| JPH02276449A (ja) * | 1989-04-15 | 1990-11-13 | Minebea Co Ltd | 外転型ブラシレスｄｃモータ |
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