JPH02155675A - プリンタコントローラ - Google Patents
プリンタコントローラInfo
- Publication number
- JPH02155675A JPH02155675A JP63308890A JP30889088A JPH02155675A JP H02155675 A JPH02155675 A JP H02155675A JP 63308890 A JP63308890 A JP 63308890A JP 30889088 A JP30889088 A JP 30889088A JP H02155675 A JPH02155675 A JP H02155675A
- Authority
- JP
- Japan
- Prior art keywords
- data
- time
- host
- cpu
- signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Dot-Matrix Printers And Others (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はプリンタにおけるプリンタコントローラに関す
る。
る。
（従来の技術）
プリンタのプリンタコントローラは、ホストから送られ
てくる文字コード、イメージ（グラフィック）等の印字
情報を入力してページ単位でビ、デオデータを作成し、
プリンタエンジンに出力し用紙に文字や画像をプリント
する。
てくる文字コード、イメージ（グラフィック）等の印字
情報を入力してページ単位でビ、デオデータを作成し、
プリンタエンジンに出力し用紙に文字や画像をプリント
する。
従来のプリンタコントローラの各側の回路構成図を第２
図及び第３図に示す。
図及び第３図に示す。
第２図はラッチ回路２２を用いた場合の回路構成図で、
ホスト１からプリンタコントール２にホストインターフ
ェース（Ｉ／Ｆ）２０を通してデータ（Ｄａｔａ）が１
単位（８ビツト）入ると、ホストインターフェース制御
回路２１からのイネーブル信号（ｅｎａｂｌｅ）でラッ
チ動作可能なラッチ回路２２はストローブ信号（Ｓ Ｔ
Ｒ）でラッチ（クロック信号Ｃ１ｏｃｋの立上り）さ
れ、同時にホストインターフェース制御回路２１からＣ
ＰＵ２３へ割込信号がかかる。その時、ホスト１に対す
るホストインターフェース制御回路２１からのビジー信
号（Ｂｕｓｙ）は、′真”となり、ホストからの通信（
データ）は止まる。
ホスト１からプリンタコントール２にホストインターフ
ェース（Ｉ／Ｆ）２０を通してデータ（Ｄａｔａ）が１
単位（８ビツト）入ると、ホストインターフェース制御
回路２１からのイネーブル信号（ｅｎａｂｌｅ）でラッ
チ動作可能なラッチ回路２２はストローブ信号（Ｓ Ｔ
Ｒ）でラッチ（クロック信号Ｃ１ｏｃｋの立上り）さ
れ、同時にホストインターフェース制御回路２１からＣ
ＰＵ２３へ割込信号がかかる。その時、ホスト１に対す
るホストインターフェース制御回路２１からのビジー信
号（Ｂｕｓｙ）は、′真”となり、ホストからの通信（
データ）は止まる。
そこでＣＰＵ２３がデータバス２４を通してラッチ回路
２２のデータを読取ると、ホストインターフェース制御
回路２１からホスト１へ確認応答信号（ＡＣＫ）が返り
、ホストは次のデータをプリンタコントローラ２へ送信
する。
２２のデータを読取ると、ホストインターフェース制御
回路２１からホスト１へ確認応答信号（ＡＣＫ）が返り
、ホストは次のデータをプリンタコントローラ２へ送信
する。
つまり、ホストからデータを１単位受付ける毎にホスト
からの通信は止まるように動作する。
からの通信は止まるように動作する。
第３図は先入れ先出しくＦＩＦＯ）メモリ２５を用いた
場合の回路構成図で、ホスト１からのデータ（Ｄａｔａ
）がホストインターフェース（１７Ｆ）２０を通してＦ
ＩＦＯメモリ２５に入ると、ストローブ信号（ＳＴＲ）
により動作する書込み制御回路２６からの書込み信号（
ｗｒｉｔｅ）により記憶される。そして直ちに書込み制
御回路２６からホストへ確認応答信号（ＡＣＫ）を返す
、ホストはこれにより次のデータをＦＩＦＯメモリ２５
に入力し記憶させる。このメモリはその容量により数百
〜数にバイトを蓄積記憶することができる。
場合の回路構成図で、ホスト１からのデータ（Ｄａｔａ
）がホストインターフェース（１７Ｆ）２０を通してＦ
ＩＦＯメモリ２５に入ると、ストローブ信号（ＳＴＲ）
により動作する書込み制御回路２６からの書込み信号（
ｗｒｉｔｅ）により記憶される。そして直ちに書込み制
御回路２６からホストへ確認応答信号（ＡＣＫ）を返す
、ホストはこれにより次のデータをＦＩＦＯメモリ２５
に入力し記憶させる。このメモリはその容量により数百
〜数にバイトを蓄積記憶することができる。
ＣＰＵ２３は、ある一定の時間間隔でコントロールバス
２８を通して読取り制御回路２７でＦＩＦＯメモリ２５
の読取り（ｒｅａｄ）を行なう、しかし、上記ある一定
時間内に多くのデータが送信されＦＩＦＯメモリ２５が
満杯（ｆｕｌｌ）になると、前記第２図と同様に割込信
号をＣＰＵ２３に送り割込みを行なう。
２８を通して読取り制御回路２７でＦＩＦＯメモリ２５
の読取り（ｒｅａｄ）を行なう、しかし、上記ある一定
時間内に多くのデータが送信されＦＩＦＯメモリ２５が
満杯（ｆｕｌｌ）になると、前記第２図と同様に割込信
号をＣＰＵ２３に送り割込みを行なう。
その時、書込み制御回路２６からホストへのビジー信号
（Ｂｕｓｙ）が″真″となり、ホストからの送信（デー
タ）は止まる。ＣＰＵ２３がＦＩＦＯメモリ２５のデー
タを読取り、該メモリは満杯状態（ｆｕｌｌ）でなくな
り、ホストへのビジー信号は“偽”となり、ホストから
の送信が止まる。
（Ｂｕｓｙ）が″真″となり、ホストからの送信（デー
タ）は止まる。ＣＰＵ２３がＦＩＦＯメモリ２５のデー
タを読取り、該メモリは満杯状態（ｆｕｌｌ）でなくな
り、ホストへのビジー信号は“偽”となり、ホストから
の送信が止まる。
また、ＦＩＦＯメモリ２５が空き状態になると、空き信
号（ｅｍｐｔｙ）が読取り制御回路２７を通してＣＰＩ
Ｊ２３へ伝えられ、その状態の時は、ＣＰＵ２３はＦＩ
ＦＯメモリ２５のデータの読取りを行なわない。
号（ｅｍｐｔｙ）が読取り制御回路２７を通してＣＰＩ
Ｊ２３へ伝えられ、その状態の時は、ＣＰＵ２３はＦＩ
ＦＯメモリ２５のデータの読取りを行なわない。
ＦＩＦＯメモリがホストからデータを受信すると空き信
号でなくなるので、ＣＰＵ２３は再びＦＩＦＯメモリ２
５のデータを読み始める。
号でなくなるので、ＣＰＵ２３は再びＦＩＦＯメモリ２
５のデータを読み始める。
これは、前記第２図の場合よりデータ送信が速くなるが
、ＣＰＵ２３の読取りのための一定の時間間隔と、ホス
トの送信速度により、ＦＩＦＯメモリが満杯になってし
まう時があり、ホストとの通信が遅くなることがある。
、ＣＰＵ２３の読取りのための一定の時間間隔と、ホス
トの送信速度により、ＦＩＦＯメモリが満杯になってし
まう時があり、ホストとの通信が遅くなることがある。
（発明が解決しようとする課題）
上述したように従来のプリンタ（コントローラ）とホス
トとの間のデータ授受に際し、第２図のラッチ回路によ
る場合は、ラッチによる取込み方法ではデータを１単位
ずつしか受付ることができないので、ホストとプリンタ
が通信（データ）できない状態が長く、処理速度が遅く
なるという欠点がある。
トとの間のデータ授受に際し、第２図のラッチ回路によ
る場合は、ラッチによる取込み方法ではデータを１単位
ずつしか受付ることができないので、ホストとプリンタ
が通信（データ）できない状態が長く、処理速度が遅く
なるという欠点がある。
また、第３図のＦＩＦＯメモリによる場合は、ＣＰＵが
データを読取っている間もホストからデータを該ＦＩＦ
Ｏメモリに受信（記憶）させることができるので、第２
図の場合に比べて効率よく受信できる。しかし、ＦＩＦ
Ｏメモリが満杯になり。
データを読取っている間もホストからデータを該ＦＩＦ
Ｏメモリに受信（記憶）させることができるので、第２
図の場合に比べて効率よく受信できる。しかし、ＦＩＦ
Ｏメモリが満杯になり。
ＣＰＵに割込がかかると、ホストと該メモリの通信は止
まり、全体として見ると処理速度が遅くなるという欠点
がある。
まり、全体として見ると処理速度が遅くなるという欠点
がある。
本発明は、ＦＩＦＯメモリのデータ受信（記憶）が止ま
る時間を短かくし、ホストとプリンタの通信速度が高速
化することを目的とする。
る時間を短かくし、ホストとプリンタの通信速度が高速
化することを目的とする。
（構成および作用）
本発明は上記目的を達成するため、ホストから送られて
くるデータを先入れ先出しメモリに記録し、このデータ
を読出しプリントするプリンタにおいて、前記先入れ先
出しメモリがデータを１単位受入れるごとにカウントア
ツプし、ＣＰＵが該データを、１単位読取るごとにカウ
ントダウンするカウンタ手段を有することを特徴とする
。
くるデータを先入れ先出しメモリに記録し、このデータ
を読出しプリントするプリンタにおいて、前記先入れ先
出しメモリがデータを１単位受入れるごとにカウントア
ツプし、ＣＰＵが該データを、１単位読取るごとにカウ
ントダウンするカウンタ手段を有することを特徴とする
。
本発明はカウンタ手段により、ホストから送られてくる
データを、先入れ先出しくＦＩＦＯ）メモリが１単位受
入れるごとにカウントアツプし、ＣＰＵがある一定の時
間間隔で該メモリのデータを１単位読取るごとにカウン
トダウンし、常にＦＩＦＯメモリに受入（記憶）られて
いるデータ量を把握でき、一定時間に多量のデータがホ
ストから送信された場合でも、カウント値が任意の値に
なった時、割込がかかるようにしてホストとプリンタの
データ転送を高速化をはかったものである。
データを、先入れ先出しくＦＩＦＯ）メモリが１単位受
入れるごとにカウントアツプし、ＣＰＵがある一定の時
間間隔で該メモリのデータを１単位読取るごとにカウン
トダウンし、常にＦＩＦＯメモリに受入（記憶）られて
いるデータ量を把握でき、一定時間に多量のデータがホ
ストから送信された場合でも、カウント値が任意の値に
なった時、割込がかかるようにしてホストとプリンタの
データ転送を高速化をはかったものである。
（実施例）
第１図は本発明の一実施例にかかる回路構成図を示し、
前記第２図と同一数字番号のブロックはほぼ同様の機能
動作を行なう。
前記第２図と同一数字番号のブロックはほぼ同様の機能
動作を行なう。
ここで、書込み制御回路２６はＦＩＦＯメモリ２５によ
りデータを１単位入力（記憶）する毎にカウンドアツブ
信号（Ｃｏｕｎｔ ｕｐ）を出力する。読取り制御回路
２７はＦＩＦＯメモリ２５から１単位を読取り（ｒｅａ
ｄ）を行なう毎にカウントダウン信号（Ｃｏｕｎｔｄｏ
ｔ＋＋ｎ）を出力する。２９はカウンタ回路で上記カウ
ントアツプ信号及びカウントダウン信号によりカウント
を行ない、予め設定された値になった時。
りデータを１単位入力（記憶）する毎にカウンドアツブ
信号（Ｃｏｕｎｔ ｕｐ）を出力する。読取り制御回路
２７はＦＩＦＯメモリ２５から１単位を読取り（ｒｅａ
ｄ）を行なう毎にカウントダウン信号（Ｃｏｕｎｔｄｏ
ｔ＋＋ｎ）を出力する。２９はカウンタ回路で上記カウ
ントアツプ信号及びカウントダウン信号によりカウント
を行ない、予め設定された値になった時。
割込み信号をＣＰＵ２３へ出力するよう構成されている
。
。
次に動作を説明すると、ホスト１からのデータ（Ｄａｔ
ａ）をホストインターフェース（Ｉ／Ｆ）２０を通して
入力される。ストローブ信号（Ｓ Ｔ Ｒ）が入力され
書込み制御回路２６を動作させ書込み信号（冒ｒｉｔｅ
）をＦＩＦＯメモリｚ５に入力し、受信記憶可能状態と
する。そして、ホスト１からのデータ（Ｄａｔａ）は該
ＦＩＦＯメモリ２５に入力される記憶され、また書込み
制御回路２６からホスト１に対し確認応答信号（Ａ Ｃ
Ｋ）を返す。
ａ）をホストインターフェース（Ｉ／Ｆ）２０を通して
入力される。ストローブ信号（Ｓ Ｔ Ｒ）が入力され
書込み制御回路２６を動作させ書込み信号（冒ｒｉｔｅ
）をＦＩＦＯメモリｚ５に入力し、受信記憶可能状態と
する。そして、ホスト１からのデータ（Ｄａｔａ）は該
ＦＩＦＯメモリ２５に入力される記憶され、また書込み
制御回路２６からホスト１に対し確認応答信号（Ａ Ｃ
Ｋ）を返す。
そこで、ホスト１は次のデータをＦＩＦＯメモリ２５へ
送信し記憶させる。このＦＩＦＯメモリにデータを入れ
る毎に書込み制御回路２６からのカウントアツプ信号（
Ｃｏｕｎｔ ｕｐ）を出力し、カウンタ回路２９のカウ
ント値をアップする。
送信し記憶させる。このＦＩＦＯメモリにデータを入れ
る毎に書込み制御回路２６からのカウントアツプ信号（
Ｃｏｕｎｔ ｕｐ）を出力し、カウンタ回路２９のカウ
ント値をアップする。
ＣＰＵ２３は、ある一定の時間間隔でコントロールバス
２８を通して読取り制御回路２７でＦＩＦＯメモリ２５
のデータの読取り（ｒｅａｄ）を行なうが、データを１
、ＱＬ位読取る毎にカウンタ回路２９ヘ力ウントダウ
ン信号（Ｃｏｕｎｔ ｄｏｗｎ）を出力し、カウンタ回
路２９のカウント値を１カウントだけダウンする。この
ようにすることによって、常にカウンタ回路２９でＦＩ
ＦＯメモリ２５に入っているデータ量を把握することが
できる。
２８を通して読取り制御回路２７でＦＩＦＯメモリ２５
のデータの読取り（ｒｅａｄ）を行なうが、データを１
、ＱＬ位読取る毎にカウンタ回路２９ヘ力ウントダウ
ン信号（Ｃｏｕｎｔ ｄｏｗｎ）を出力し、カウンタ回
路２９のカウント値を１カウントだけダウンする。この
ようにすることによって、常にカウンタ回路２９でＦＩ
ＦＯメモリ２５に入っているデータ量を把握することが
できる。
そして、ある一定時間に多量のデータがホストから送信
された時、第２図に示す従来の場合は、ＦＩＦＯメモリ
２５が満杯（ｆｕｌｌ）で割込信号がｃｐＵ２３へかか
ったが、本実施例ではカウンタ回路２９のカウンタ値が
任意の値となった時、割込信号がＣＰＵ２３へかかるよ
うにしである。
された時、第２図に示す従来の場合は、ＦＩＦＯメモリ
２５が満杯（ｆｕｌｌ）で割込信号がｃｐＵ２３へかか
ったが、本実施例ではカウンタ回路２９のカウンタ値が
任意の値となった時、割込信号がＣＰＵ２３へかかるよ
うにしである。
このため、ＦＩＦＯメモリ２５の記憶領域に余裕がある
うちにＣＰＵ２３はデータを読取り制御回路２７によっ
て読取りを始めるので、ホストヘビジー信号（Ｂｕｓｙ
）を送る必要がなく、ホストとプリンタはこれまでのス
ピードで通信することができる。
うちにＣＰＵ２３はデータを読取り制御回路２７によっ
て読取りを始めるので、ホストヘビジー信号（Ｂｕｓｙ
）を送る必要がなく、ホストとプリンタはこれまでのス
ピードで通信することができる。
（発明の効果）
以」−説明したように本発明は、カウンタ手段を有し、
常にＦＩＦＯメモリの記憶状態を把握し、該カウンタ手
段のカウンタ値がある値となった時にＣＰＵへ割込信号
を送るが、それ以外は、該ＦＩＦＯメモリの記憶領域に
余裕があるうちにＦＩＦＯメモリの記憶データの読取り
を始めるので。
常にＦＩＦＯメモリの記憶状態を把握し、該カウンタ手
段のカウンタ値がある値となった時にＣＰＵへ割込信号
を送るが、それ以外は、該ＦＩＦＯメモリの記憶領域に
余裕があるうちにＦＩＦＯメモリの記憶データの読取り
を始めるので。
ホストヘビジー信号を送ることなく、データの受信が可
能であり、通信スピードが可成り高速化することができ
る。
能であり、通信スピードが可成り高速化することができ
る。
しかも、カウンタ手段を１個設けるのみでよいから構成
が簡単で、かつ経済的であるという効果がある。
が簡単で、かつ経済的であるという効果がある。
第１図は本発明の一実施例にかかる回路構成図、第２図
はラッチ回路を用いた従来の回路構成図、第３図はＦＩ
ＦＯメモリを用いた従来の回路構成図である。 １ ・・・ホスト、 ２ ・・・プリンタコントローラ
、２０・・・ホストインターフェース（Ｉ／Ｆ）、２３
・・・ＣＰＵ、２５・・・先入れ先出しくＦＩＦＯ）メ
モリ、２６・・・書込み制御回路、２７・・・読取り制
御回路、２９・・・カウンタ回路。 特許出願人 株式会社 リ コ − 第 図
はラッチ回路を用いた従来の回路構成図、第３図はＦＩ
ＦＯメモリを用いた従来の回路構成図である。 １ ・・・ホスト、 ２ ・・・プリンタコントローラ
、２０・・・ホストインターフェース（Ｉ／Ｆ）、２３
・・・ＣＰＵ、２５・・・先入れ先出しくＦＩＦＯ）メ
モリ、２６・・・書込み制御回路、２７・・・読取り制
御回路、２９・・・カウンタ回路。 特許出願人 株式会社 リ コ − 第 図
Claims (1)
- ホストから送られてくるデータを先入れ先出しメモリに
記録し、このデータを読出しプリントするプリンタにお
いて、前記先入れ先出しメモリがデータを１単位受入れ
るごとにカウントアップし、ＣＰＵが該データを、１単
位読取るごとにカウントダウンするカウンタ手段を有す
ることを特徴とするプリンタコントローラ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308890A JPH02155675A (ja) | 1988-12-08 | 1988-12-08 | プリンタコントローラ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63308890A JPH02155675A (ja) | 1988-12-08 | 1988-12-08 | プリンタコントローラ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02155675A true JPH02155675A (ja) | 1990-06-14 |
Family
ID=17986497
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63308890A Pending JPH02155675A (ja) | 1988-12-08 | 1988-12-08 | プリンタコントローラ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02155675A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1993018922A1 (fr) * | 1992-03-19 | 1993-09-30 | Seiko Epson Corporation | Appareil et procede de traitement d'informations, et dispositif de commande supplementaire utilise |
| US5410641A (en) * | 1991-10-23 | 1995-04-25 | Seiko Epson Corporation | Intelligent cartridge for attachment to a printer to perform image processing tasks in a combination image processing system and method of image processing |
| US5461705A (en) * | 1991-10-23 | 1995-10-24 | Seiko Epson Corporation | Information processing device in an electronic apparatus utilizing an accessory control device and methods of application |
| US5537517A (en) * | 1991-10-23 | 1996-07-16 | Seiko Epson Corporation | Information processing device in an electronic apparatus utilizing an accessory control device and methods of application |
| US5592595A (en) * | 1991-12-30 | 1997-01-07 | Seiko Epson Corporation | Intelligent cartridge for attachment to a printer to perform image processing tasks in a combination image processing system and method of image processing |
-
1988
- 1988-12-08 JP JP63308890A patent/JPH02155675A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5410641A (en) * | 1991-10-23 | 1995-04-25 | Seiko Epson Corporation | Intelligent cartridge for attachment to a printer to perform image processing tasks in a combination image processing system and method of image processing |
| US5461705A (en) * | 1991-10-23 | 1995-10-24 | Seiko Epson Corporation | Information processing device in an electronic apparatus utilizing an accessory control device and methods of application |
| US5537517A (en) * | 1991-10-23 | 1996-07-16 | Seiko Epson Corporation | Information processing device in an electronic apparatus utilizing an accessory control device and methods of application |
| US5592595A (en) * | 1991-12-30 | 1997-01-07 | Seiko Epson Corporation | Intelligent cartridge for attachment to a printer to perform image processing tasks in a combination image processing system and method of image processing |
| WO1993018922A1 (fr) * | 1992-03-19 | 1993-09-30 | Seiko Epson Corporation | Appareil et procede de traitement d'informations, et dispositif de commande supplementaire utilise |
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