JPH01109837A - フレーム受信用fifo装置 - Google Patents
フレーム受信用fifo装置Info
- Publication number
- JPH01109837A JPH01109837A JP26619687A JP26619687A JPH01109837A JP H01109837 A JPH01109837 A JP H01109837A JP 26619687 A JP26619687 A JP 26619687A JP 26619687 A JP26619687 A JP 26619687A JP H01109837 A JPH01109837 A JP H01109837A
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- 239000000872 buffer Substances 0.000 claims abstract description 22
- 230000002159 abnormal effect Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 239000003795 chemical substances by application Substances 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Landscapes
- Detection And Prevention Of Errors In Transmission (AREA)
- Communication Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[産業上の利用分野]
本発明はフレーム受信用FIFO装置、特に回線からの
フレーム受信用F I FO装置の改良に関する。
フレーム受信用F I FO装置の改良に関する。
[従来の技術]
従来のFirst In First out (F
I FO)装置は、回線からのフレーム受信に際して、
フレームの最大長よりも大きいバッファ面を用意するか
、フレームの長さに応じて単位長バッファをチエイニン
グする必要があった。
I FO)装置は、回線からのフレーム受信に際して、
フレームの最大長よりも大きいバッファ面を用意するか
、フレームの長さに応じて単位長バッファをチエイニン
グする必要があった。
しかし、前者においては、バッファ面より極めて短い長
さのフレームが連続して受信された場合に、受信バッフ
ァの使用効率が極端に悪くなるという問題があった。
さのフレームが連続して受信された場合に、受信バッフ
ァの使用効率が極端に悪くなるという問題があった。
また、後者の方式を採用する装置では、受信バッファの
使用効率は改善される反面、回線スピードが早くなると
、チエイニングのための処理が増大するという問題があ
った。
使用効率は改善される反面、回線スピードが早くなると
、チエイニングのための処理が増大するという問題があ
った。
[解決すべき問題点]
本発明は、上記の課題にかんがみてなされたものであり
、その目的は、受信バッファを有効に利用することがで
きるフレーム受信用FIFO装置を実現することにある
9 [問題点の解決手段] 上記目的を達成するため、本発明のフレーム受信用FI
FO装置は、読出しポインタ、書込みポインタおよびN
ワードのメモリからなるFIFOメモリを含むフレーム
受信用FIFO装置において、 受信したフレーム長を
カウントし、正常受信しfS場合にのみCPUから予め
指定されたフレーム長と比較し、この比軸結果を一時受
信フレームの先頭に記憶させ、受信バッファ転送時に、
フレームの先頭にあるフレームサイズの情報により、転
送可能な最も小さなバッファ面に対し転送し、異常受信
の場合は書込みポインタを元に戻すことにより再度受信
可能とするよう構成されている。
、その目的は、受信バッファを有効に利用することがで
きるフレーム受信用FIFO装置を実現することにある
9 [問題点の解決手段] 上記目的を達成するため、本発明のフレーム受信用FI
FO装置は、読出しポインタ、書込みポインタおよびN
ワードのメモリからなるFIFOメモリを含むフレーム
受信用FIFO装置において、 受信したフレーム長を
カウントし、正常受信しfS場合にのみCPUから予め
指定されたフレーム長と比較し、この比軸結果を一時受
信フレームの先頭に記憶させ、受信バッファ転送時に、
フレームの先頭にあるフレームサイズの情報により、転
送可能な最も小さなバッファ面に対し転送し、異常受信
の場合は書込みポインタを元に戻すことにより再度受信
可能とするよう構成されている。
[実施例]
次に本発明の好適な実施例を図面に基づき説明する。
第1図には本発明に係るフレーム受信用F I I”0
装置の好適な一例が示されている。
装置の好適な一例が示されている。
同図において、1゜O(CTL)はFIFO制御部、1
2<MEM)はFIFOを構成するメモリ部、14 (
WFCNT)は正常に受信したフレーム数のカウンタ、
16 (RFCNT)は読出したフレーム数のカウンタ
、18 (FLCMP)は前記カウンタ14 (WFC
NT>とカウンタ16(RFCNT)との比軸器、20
(RDPTR)は読出しポインタ用のカウンタ、22
(FHREG)は現在書込んでいるフレームの先頭を示
すレジスタ、24 (BCREG)は現在受信している
フレームのバイト数カウンタ、26は受信したデ、−夕
を書込むアドレスを示すためのアダー、28(RWCM
P)は前記アダー26の出力とカウンタ20 (RDP
TR)の出力との比軸器、30(SEL)はアドレスセ
レクタである。
2<MEM)はFIFOを構成するメモリ部、14 (
WFCNT)は正常に受信したフレーム数のカウンタ、
16 (RFCNT)は読出したフレーム数のカウンタ
、18 (FLCMP)は前記カウンタ14 (WFC
NT>とカウンタ16(RFCNT)との比軸器、20
(RDPTR)は読出しポインタ用のカウンタ、22
(FHREG)は現在書込んでいるフレームの先頭を示
すレジスタ、24 (BCREG)は現在受信している
フレームのバイト数カウンタ、26は受信したデ、−夕
を書込むアドレスを示すためのアダー、28(RWCM
P)は前記アダー26の出力とカウンタ20 (RDP
TR)の出力との比軸器、30(SEL)はアドレスセ
レクタである。
また、同図において、信号線101は、CPUからの書
き込み信号、102は、FIFOがfuI■のときのC
l) Uへのウェイト信号、103は正常受信時のEn
queue信号、104は異状受信時のキャンセル信号
、105はCP Uからの読みだし信号、106は受信
バッファに対し読み出しているフレームがショートフレ
ームであることを示す信号線、107は読み出している
フレームがロングフレームであることを示す信号線であ
る。
き込み信号、102は、FIFOがfuI■のときのC
l) Uへのウェイト信号、103は正常受信時のEn
queue信号、104は異状受信時のキャンセル信号
、105はCP Uからの読みだし信号、106は受信
バッファに対し読み出しているフレームがショートフレ
ームであることを示す信号線、107は読み出している
フレームがロングフレームであることを示す信号線であ
る。
また、108は1フレーム読み出す毎にカウンタ16
(RFCNT)を+1する為のカウントアツプ信号、1
09は受信の度にカウンタ14(WFCNT)を→−1
するためのカウントアツプ信号、110.111はメモ
リ部12(MEM)からの読みだしデータ、110は特
にフレームとフレームとの識別用信号線である。
(RFCNT)を+1する為のカウントアツプ信号、1
09は受信の度にカウンタ14(WFCNT)を→−1
するためのカウントアツプ信号、110.111はメモ
リ部12(MEM)からの読みだしデータ、110は特
にフレームとフレームとの識別用信号線である。
また、112はアダー26の出力とカウンタ20 (R
DPTR)との比較出力で、F I FOのfull検
出用信号線、113はF I FOを読み出ず度に+1
するカウントアツプ信号、114は正常受信時に次のフ
レームの先頭を示すためのロード信号、115はフレー
ムのバイト数のカウントアツプ信号である。
DPTR)との比較出力で、F I FOのfull検
出用信号線、113はF I FOを読み出ず度に+1
するカウントアツプ信号、114は正常受信時に次のフ
レームの先頭を示すためのロード信号、115はフレー
ムのバイト数のカウントアツプ信号である。
また、同図において、116は異常受信時の場合におけ
るバイト数カウンタクリア信号、117はフレームとフ
レームの識別を示すための付加ビット情報、118はF
IFO内にバッファへ転送すべきフレームがあることを
示す読出し要求信号である。
るバイト数カウンタクリア信号、117はフレームとフ
レームの識別を示すための付加ビット情報、118はF
IFO内にバッファへ転送すべきフレームがあることを
示す読出し要求信号である。
また、119はCPUのデータバス、120は受信デー
タバス、121は読出しポインタの値、122はフレー
ムの先頭アドレスの値、123は書込みポインタの値で
ある。
タバス、121は読出しポインタの値、122はフレー
ムの先頭アドレスの値、123は書込みポインタの値で
ある。
第2図には、FIFOメモリの内容が示されている。
まず、第2図(a>に示すように、フレームの先頭アド
レスレジスタ22(FHREG)の値と読出しポインタ
20 (RDPTR)の値は同じであり、レジスタ22
(FHREG)の示す位置のフレーム識別ビットに1
がセットされる。
レスレジスタ22(FHREG)の値と読出しポインタ
20 (RDPTR)の値は同じであり、レジスタ22
(FHREG)の示す位置のフレーム識別ビットに1
がセットされる。
この状態で、回線からデータを受信すると、第2図(b
)に示すように、受信したバイト数とフレーム先頭アド
レス(FHREG)+1の位置に、受信データを次々に
書込んでいく。
)に示すように、受信したバイト数とフレーム先頭アド
レス(FHREG)+1の位置に、受信データを次々に
書込んでいく。
また、回線受信部から異常受信の通知(キャンセル)が
あった場合には、受信バイト数を0にすることにより元
に戻す。
あった場合には、受信バイト数を0にすることにより元
に戻す。
また、正常受信の通知を受けた場合(Enqueue)
は信号線126の受信バイト数の比較結果をレジスタ2
2 (FHREG)の示すデータ部に、カウンタ24
(BCREG)より少ない場合には0を、カウンタ24
<BCREG)より大きいか等しい場合には1をセッ
トし、レジスタ22(FHREG)の値をFHREG+
BC+1の値にセットし、次のフレームの先頭アドレス
とし、この位置のフレーム識別ビットを1とする。
は信号線126の受信バイト数の比較結果をレジスタ2
2 (FHREG)の示すデータ部に、カウンタ24
(BCREG)より少ない場合には0を、カウンタ24
<BCREG)より大きいか等しい場合には1をセッ
トし、レジスタ22(FHREG)の値をFHREG+
BC+1の値にセットし、次のフレームの先頭アドレス
とし、この位置のフレーム識別ビットを1とする。
また、書込みフレームカウンタ14 <WFCNT)を
+1し、バッファへの読出し要求を行う。
+1し、バッファへの読出し要求を行う。
このとき、カウンタ20 (R,I])TR)の位置に
ある前記受信バイト数の比較結果により、ショートフレ
ームまたはロングフレームの通知線を、次の識別ビット
が1のところまで読出す間アクチブにセットすることに
より、ショートフレーム用受信バッファまたはロングフ
レーム用受信バッファに転送を行う。
ある前記受信バイト数の比較結果により、ショートフレ
ームまたはロングフレームの通知線を、次の識別ビット
が1のところまで読出す間アクチブにセットすることに
より、ショートフレーム用受信バッファまたはロングフ
レーム用受信バッファに転送を行う。
[発明の効果]
以上説明したように本発明は、受信したフレーム長をカ
ウントし、正常受信した場合にのみCPUから予め指定
されたフレーム長と比軸し、この比較結果を一度受信フ
レームの先頭に記憶させ、受信バッファへの転送時に、
フレームの先頭にあるフレームサイズの情報により転送
可能な小さなバッファ面に対して転送することにより、
受信バッファを有効に利用できる効果がある。
ウントし、正常受信した場合にのみCPUから予め指定
されたフレーム長と比軸し、この比較結果を一度受信フ
レームの先頭に記憶させ、受信バッファへの転送時に、
フレームの先頭にあるフレームサイズの情報により転送
可能な小さなバッファ面に対して転送することにより、
受信バッファを有効に利用できる効果がある。
第1図は本発明に係るフレーム受信用FII”0装置の
好適な一例を示すブロック回路図、第2図は第1図に示
す装置のFIFOメモリ部の構成説明図である。 10; FIFO制御部 12; メモリ部 14; カウンタ 16; カウンタ 18; 比校器 20; カウンタ 22; レジスタ 24: カウンタ 26; アダー 28; 比鮫器 30; アドレスセレクタ 代理人 弁理士 渡 辺 喜 平
好適な一例を示すブロック回路図、第2図は第1図に示
す装置のFIFOメモリ部の構成説明図である。 10; FIFO制御部 12; メモリ部 14; カウンタ 16; カウンタ 18; 比校器 20; カウンタ 22; レジスタ 24: カウンタ 26; アダー 28; 比鮫器 30; アドレスセレクタ 代理人 弁理士 渡 辺 喜 平
Claims (1)
- 【特許請求の範囲】 読出しポインタ、書込みポインタおよびNワードのメモ
リからなるFIFOメモリを含むフレーム受信用FIF
O装置において、 受信したフレーム長をカウントし、正常受信した場合に
のみCPUから予め指定されたフレーム長と比較し、こ
の比較結果を一時受信フレームの先頭に記憶させ、受信
バッファ転送時に、フレームの先頭にあるフレームサイ
ズの情報により、転送可能な最も小さなバッファ面に対
し転送し、異常受信の場合は書込みポインタを元に戻す
ことにより再度受信可能とすることを特徴とするフレー
ム受信用FIFO装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26619687A JPH01109837A (ja) | 1987-10-23 | 1987-10-23 | フレーム受信用fifo装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP26619687A JPH01109837A (ja) | 1987-10-23 | 1987-10-23 | フレーム受信用fifo装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01109837A true JPH01109837A (ja) | 1989-04-26 |
Family
ID=17427594
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP26619687A Pending JPH01109837A (ja) | 1987-10-23 | 1987-10-23 | フレーム受信用fifo装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01109837A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007195240A (ja) * | 2007-03-16 | 2007-08-02 | Sanyo Electric Co Ltd | パケット処理装置、通信装置 |
| US7843968B2 (en) | 2002-09-30 | 2010-11-30 | Sanyo Electric Co., Ltd. | Communication apparatus and applications thereof |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5535571A (en) * | 1978-09-06 | 1980-03-12 | Fujitsu Ltd | Communication control system |
| JPS6175649A (ja) * | 1984-09-21 | 1986-04-18 | Hitachi Ltd | 通信制御装置のバツフア管理方式 |
-
1987
- 1987-10-23 JP JP26619687A patent/JPH01109837A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5535571A (en) * | 1978-09-06 | 1980-03-12 | Fujitsu Ltd | Communication control system |
| JPS6175649A (ja) * | 1984-09-21 | 1986-04-18 | Hitachi Ltd | 通信制御装置のバツフア管理方式 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7843968B2 (en) | 2002-09-30 | 2010-11-30 | Sanyo Electric Co., Ltd. | Communication apparatus and applications thereof |
| JP2007195240A (ja) * | 2007-03-16 | 2007-08-02 | Sanyo Electric Co Ltd | パケット処理装置、通信装置 |
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