JPH02158829A - デイジタル信号の論理演算処理方式 - Google Patents
デイジタル信号の論理演算処理方式Info
- Publication number
- JPH02158829A JPH02158829A JP31420588A JP31420588A JPH02158829A JP H02158829 A JPH02158829 A JP H02158829A JP 31420588 A JP31420588 A JP 31420588A JP 31420588 A JP31420588 A JP 31420588A JP H02158829 A JPH02158829 A JP H02158829A
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- JP
- Japan
- Prior art keywords
- digital signal
- logical operation
- operation processing
- bit
- data
- Prior art date
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は、ディジタル信号に対して行なう論理演算の
処理方式に関するものである。
処理方式に関するものである。
［従来の技術］
第２図は従来のディジタル信号の論理演算処理方式を説
明するための図であり、この図においては、ディジタル
信号入力Ａ、Ｂ、Ｃに対して論理演算処理（Ａ＋Ｂ）・
Ｃを施す場合が示されている。
明するための図であり、この図においては、ディジタル
信号入力Ａ、Ｂ、Ｃに対して論理演算処理（Ａ＋Ｂ）・
Ｃを施す場合が示されている。
第２図において、１は入力Ａ、Ｂの論理和信号１ａを出
力するＯＲゲート、２はこのＯＲゲート１からの論理和
信号１ａと入力Ｃとの論理積信号２ａつまり（Ａ＋Ｂ）
・Ｃを出力するＡＮＤゲートである。
力するＯＲゲート、２はこのＯＲゲート１からの論理和
信号１ａと入力Ｃとの論理積信号２ａつまり（Ａ＋Ｂ）
・Ｃを出力するＡＮＤゲートである。
なお、ここでは、論理演算処理を行なうコンピュータの
処理ビット数が８の例を示している。
処理ビット数が８の例を示している。
次に、従来の論理演算処理方式をより具体的に説明する
。コンピュータの処理ビット数は８ビツトであるため、
入力信号は８ビツトで構成される。
。コンピュータの処理ビット数は８ビツトであるため、
入力信号は８ビツトで構成される。
その８ビツトのうち、入力信号としては、第２図に示す
ように、ＭＳＢ（最上位ビット）またはＬＳＢ（最下位
ビット）の１ビツトのみが使用されて演算処理（ＯＲゲ
ート１による論理和処理およびＡＮＤゲート２による論
理積処理）が行なわれ、最終の出力（論理和信号２ａ）
もＭＳＢまたはＬＳＢの１ビツトで判定されている。
ように、ＭＳＢ（最上位ビット）またはＬＳＢ（最下位
ビット）の１ビツトのみが使用されて演算処理（ＯＲゲ
ート１による論理和処理およびＡＮＤゲート２による論
理積処理）が行なわれ、最終の出力（論理和信号２ａ）
もＭＳＢまたはＬＳＢの１ビツトで判定されている。
このような論理演算処理を多数のディジタル信号入力に
ついて行なう場合、従来方式では、入力の数だけ、上述
のような演算処理を繰り返して実行している。
ついて行なう場合、従来方式では、入力の数だけ、上述
のような演算処理を繰り返して実行している。
［発明が解決しようとする課題］
このように、従来のディジタル信号の論理演算処理方式
では、多数の入力に対して同様の論理演算処理を行なう
場合、その入力数だけ演算を繰り返し行なう必要がある
ために、多大な演算時間を要するという課題があった。
では、多数の入力に対して同様の論理演算処理を行なう
場合、その入力数だけ演算を繰り返し行なう必要がある
ために、多大な演算時間を要するという課題があった。
この発明は上記のような課題を解消するためになされた
もので、同一の論理演算処理を多数のディジタル信号に
対して行なう場合に、ディジタル信号入力をデータ圧縮
し多数の論理演算処理を一度に行なえるようにして、演
算処理の高速化を実現した。ディジタル信号の論理演算
処理方式を得ることを目的とする。
もので、同一の論理演算処理を多数のディジタル信号に
対して行なう場合に、ディジタル信号入力をデータ圧縮
し多数の論理演算処理を一度に行なえるようにして、演
算処理の高速化を実現した。ディジタル信号の論理演算
処理方式を得ることを目的とする。
［１１題を解決するための手段］
この発明に係るディジタル信号の論理演算処理方式は、
１組ｎ個からなるｍ組のディジタル信号入力について各
組ごとに同一の論理演算処理を実行するに際し、前記ｍ
組のディジタル信号入力を、各組ごとに対応するビット
位置に各ディジタル信号入力を配置したｎ個のｍビット
入力データに圧縮してから、得られたｎ個のｍビット入
力データに対し前記同一の論理演算処理を同時に且つ並
列的に実行して１個のｍビット出力データを求め、この
１個のｍビット出力データの各ビット位置におけるディ
ジタル信号を、それぞれ前記ｍ組のディジタル信号入力
ごとの前記同一の論理演算処理の結果として得るもので
ある。
１組ｎ個からなるｍ組のディジタル信号入力について各
組ごとに同一の論理演算処理を実行するに際し、前記ｍ
組のディジタル信号入力を、各組ごとに対応するビット
位置に各ディジタル信号入力を配置したｎ個のｍビット
入力データに圧縮してから、得られたｎ個のｍビット入
力データに対し前記同一の論理演算処理を同時に且つ並
列的に実行して１個のｍビット出力データを求め、この
１個のｍビット出力データの各ビット位置におけるディ
ジタル信号を、それぞれ前記ｍ組のディジタル信号入力
ごとの前記同一の論理演算処理の結果として得るもので
ある。
［作 用コ
この発明におけるディジタル信号の論理演算処理方式で
は、まず、同一の論理演算処理を実行すべきｍ組のディ
ジタル信号入力が、各組ごとに対応するビット位置に各
ディジタル信号入力を配置したｎ個のｍビット入力デー
タに圧縮されパック化される。そして、パック化された
ｎ個のｍビット入力データに対し、論理演算処理が一括
して行なわれ、最終的に１個のｍビット出力データが得
られる。この１個のｍビット出力データの各ビット位置
におけるディジタル信号は、それぞれ、ｍ組のディジタ
ル信号入力ごとに行なった論理演算処理の結果と同じで
あり、１個のｍビット出力データをアンバック化するこ
とで、各組ごとの論理演算結果が得られる。
は、まず、同一の論理演算処理を実行すべきｍ組のディ
ジタル信号入力が、各組ごとに対応するビット位置に各
ディジタル信号入力を配置したｎ個のｍビット入力デー
タに圧縮されパック化される。そして、パック化された
ｎ個のｍビット入力データに対し、論理演算処理が一括
して行なわれ、最終的に１個のｍビット出力データが得
られる。この１個のｍビット出力データの各ビット位置
におけるディジタル信号は、それぞれ、ｍ組のディジタ
ル信号入力ごとに行なった論理演算処理の結果と同じで
あり、１個のｍビット出力データをアンバック化するこ
とで、各組ごとの論理演算結果が得られる。
［発明の実施例］
以下、この発明の一実施例を図について説明する。第１
図はこの発明の一実施例によるディジタル信号の論理演
算処理方式を説明するための図であり、本実施例では、
８組のディジタル信号人力Ａ、Ｂ、Ｃに対して論理演算
処理（Ａ＋Ｂ）・Ｃを施す場合を示している。即ち、ｎ
＝３．ｍ＝８の場合である。
図はこの発明の一実施例によるディジタル信号の論理演
算処理方式を説明するための図であり、本実施例では、
８組のディジタル信号人力Ａ、Ｂ、Ｃに対して論理演算
処理（Ａ＋Ｂ）・Ｃを施す場合を示している。即ち、ｎ
＝３．ｍ＝８の場合である。
第１図において、１は２つのディジタル信号人力Ａ、Ｈ
に対応する２つの入力データ３Ａ、４Ａの論理和信号Ｉ
Ａを出力するＯＲゲート、２はこのＯＲゲート】からの
論理和信号ＩＡと入力Ｃに対応する入力データ５Ａとの
論理積信号２Ａを出力するＡＮＤゲートである。
に対応する２つの入力データ３Ａ、４Ａの論理和信号Ｉ
Ａを出力するＯＲゲート、２はこのＯＲゲート】からの
論理和信号ＩＡと入力Ｃに対応する入力データ５Ａとの
論理積信号２Ａを出力するＡＮＤゲートである。
また、３，４．５はそれぞれ８個のディジタル信号人力
Ａ、Ｂ、Ｃを各組ごとに対応するビット位置に各ディジ
タル信号入力を配置した８ビット入力データ３Ａ、４Ａ
、５Ａに圧縮しパック化するバック処理部である。さら
に、６はＡＮＤゲート２から論理積信号２Ａとして得ら
れる１個の８ビツト出力データをアンバック化するアン
バック処理部で、このアンバック処理部６により、各ビ
ット位置におけるディジタル信号が、それぞれ、８組の
ディジタル信号人力Ａ、Ｂ、Ｃごとに行なった論理演算
処理の結果として出力さハる。
Ａ、Ｂ、Ｃを各組ごとに対応するビット位置に各ディジ
タル信号入力を配置した８ビット入力データ３Ａ、４Ａ
、５Ａに圧縮しパック化するバック処理部である。さら
に、６はＡＮＤゲート２から論理積信号２Ａとして得ら
れる１個の８ビツト出力データをアンバック化するアン
バック処理部で、このアンバック処理部６により、各ビ
ット位置におけるディジタル信号が、それぞれ、８組の
ディジタル信号人力Ａ、Ｂ、Ｃごとに行なった論理演算
処理の結果として出力さハる。
なお、ここでは、論理演算処理を行なうコンピュータの
処理ビット数が８の例を示している。
処理ビット数が８の例を示している。
このように、本実施例のディジタル信号の論理演算処理
方式では、まず、バック処理部３〜５において、同一の
論理演算処理（Ａ＋Ｂ）・Ｃを実行すべき８組のディジ
タル信号人力Ａ、Ｂ、Ｃが、各組ごとに対応するビット
位置に各ディジタル信号入力を配置した３個の８ビツト
入カデータ（つまり１バイトのデータ）３Ａ、４Ａ、５
Ａに圧縮されパック化される。
方式では、まず、バック処理部３〜５において、同一の
論理演算処理（Ａ＋Ｂ）・Ｃを実行すべき８組のディジ
タル信号人力Ａ、Ｂ、Ｃが、各組ごとに対応するビット
位置に各ディジタル信号入力を配置した３個の８ビツト
入カデータ（つまり１バイトのデータ）３Ａ、４Ａ、５
Ａに圧縮されパック化される。
８ビット並列処理のコンピュータであれば、演算処理は
１バイト単位で行なわれるため、本実施例では、このよ
うなコンピュータを用いることにより、パック化された
３個の８ビット入カデータ３Ａ、４Ａ、５Ａに対し、Ｏ
Ｒゲート１およびＡＮＤゲート２による論理演算処理を
同時に且つ並列的に一括して行なう。従って、最終的に
１個の８ビツト出力データが、ＡＮＤゲート２からの論
理積信号２Ａとして得られる。
１バイト単位で行なわれるため、本実施例では、このよ
うなコンピュータを用いることにより、パック化された
３個の８ビット入カデータ３Ａ、４Ａ、５Ａに対し、Ｏ
Ｒゲート１およびＡＮＤゲート２による論理演算処理を
同時に且つ並列的に一括して行なう。従って、最終的に
１個の８ビツト出力データが、ＡＮＤゲート２からの論
理積信号２Ａとして得られる。
ＡＮＤゲート２の出力として得られる８ビツト出力デー
タ２Ａの各ビット位置におけるディジタル信号は、それ
ぞれ、８組のディジタル信号入力Ａ、Ｂ、Ｃごとに行な
った論理演算処理（Ａ＋Ｂ）・Ｃの結果と同じである。
タ２Ａの各ビット位置におけるディジタル信号は、それ
ぞれ、８組のディジタル信号入力Ａ、Ｂ、Ｃごとに行な
った論理演算処理（Ａ＋Ｂ）・Ｃの結果と同じである。
従って、１バイトの８ビツト出力データ２Ａをアンパッ
ク処理部６においてアンパック化することで、各組ごと
に、ディジタル信号入力Ａ、Ｂ、Ｃと同一フォーマット
の論理演算結果が得られる。
ク処理部６においてアンパック化することで、各組ごと
に、ディジタル信号入力Ａ、Ｂ、Ｃと同一フォーマット
の論理演算結果が得られる。
以上のように、本実施例の方式によれば、８組のディジ
タル信号人力Ａ、Ｂ、Ｃをデータ圧縮することにより、
同一の論理演算処理（Ａ＋Ｂ）・Ｃを一括して行なえ、
演算処理の高速化を実現できる。
タル信号人力Ａ、Ｂ、Ｃをデータ圧縮することにより、
同一の論理演算処理（Ａ＋Ｂ）・Ｃを一括して行なえ、
演算処理の高速化を実現できる。
なお、上記実施例では、８ビット並列処理のコンピュー
タを使用した例について説明しているが。
タを使用した例について説明しているが。
１６．３２．６４ビツト等のコンピュータを使用した場
合には、上述と同様にして、１６，３２゜６４組のディ
ジタル信号入力を一括して処理でき、演算処理をより高
速化することができる。
合には、上述と同様にして、１６，３２゜６４組のディ
ジタル信号入力を一括して処理でき、演算処理をより高
速化することができる。
また、上記実施例では、論理演算処理が、３個のディジ
タル信号人力Ａ、Ｂ、Ｃを必要とする、（Ａ＋Ｂ）・Ｃ
である場合について説明しているが、本発明の方式は、
これに限定されることはなく、ｎ個のディジタル信号入
力に対する種々の論理演算処理についても同様に適用さ
れ、上記実施例と同様の効果を奏する。
タル信号人力Ａ、Ｂ、Ｃを必要とする、（Ａ＋Ｂ）・Ｃ
である場合について説明しているが、本発明の方式は、
これに限定されることはなく、ｎ個のディジタル信号入
力に対する種々の論理演算処理についても同様に適用さ
れ、上記実施例と同様の効果を奏する。
［発明の効果］
以上のように、この発明によれば、ｍ組のディジタル信
号入力をｎ個のｍビット入力データにデータ圧縮するこ
とにより、同一の論理演算処理を一括して行なえるよう
にしたので、演算処理を大幅に高速化できる効果がある
。
号入力をｎ個のｍビット入力データにデータ圧縮するこ
とにより、同一の論理演算処理を一括して行なえるよう
にしたので、演算処理を大幅に高速化できる効果がある
。
第１図はこの発明の一実施例によるディジタル信号の論
理演算処理方式を説明するための図、第２図は従来のデ
ィジタル信号の論理演算処理方式を説明するための図で
ある。 図において、１−ＯＲゲート、２−ＡＮＤゲート、２Ａ
−論理積信号（８ビツト出力データ）、３〜５−パック
処理部、３Ａ〜５Ａ−８ビツト入力データ、６−アンバ
ック処理部。 なお、図中、同一の符号は同一、又は相当部分を示して
いる。 入力Ａ １ｇ２図
理演算処理方式を説明するための図、第２図は従来のデ
ィジタル信号の論理演算処理方式を説明するための図で
ある。 図において、１−ＯＲゲート、２−ＡＮＤゲート、２Ａ
−論理積信号（８ビツト出力データ）、３〜５−パック
処理部、３Ａ〜５Ａ−８ビツト入力データ、６−アンバ
ック処理部。 なお、図中、同一の符号は同一、又は相当部分を示して
いる。 入力Ａ １ｇ２図
Claims (1)
- １組ｎ個からなるｍ組のディジタル信号入力について各
組ごとに同一の論理演算処理を実行するに際し、前記ｍ
組のディジタル信号入力を、各組ごとに対応するビット
位置に各ディジタル信号入力を配置したｎ個のｍビット
入力データに圧縮してから、前記ｎ個のｍビット入力デ
ータに対し前記同一の論理演算処理を同時に且つ並列的
に実行して１個のｍビット出力データを求め、前記１個
のｍビット出力データの各ビット位置におけるディジタ
ル信号を、それぞれ前記ｍ組のディジタル信号入力ごと
の前記同一の論理演算処理の結果として得ることを特徴
とするディジタル信号の論理演算処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31420588A JPH02158829A (ja) | 1988-12-12 | 1988-12-12 | デイジタル信号の論理演算処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP31420588A JPH02158829A (ja) | 1988-12-12 | 1988-12-12 | デイジタル信号の論理演算処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02158829A true JPH02158829A (ja) | 1990-06-19 |
Family
ID=18050539
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP31420588A Pending JPH02158829A (ja) | 1988-12-12 | 1988-12-12 | デイジタル信号の論理演算処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02158829A (ja) |
-
1988
- 1988-12-12 JP JP31420588A patent/JPH02158829A/ja active Pending
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