JPH02159010A - 半導体装置の製法 - Google Patents
半導体装置の製法Info
- Publication number
- JPH02159010A JPH02159010A JP63314563A JP31456388A JPH02159010A JP H02159010 A JPH02159010 A JP H02159010A JP 63314563 A JP63314563 A JP 63314563A JP 31456388 A JP31456388 A JP 31456388A JP H02159010 A JPH02159010 A JP H02159010A
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- Japan
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- orientation flat
- scribe line
- orientation
- semiconductor wafer
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製法に関する。
本発明は、半導体装置の製法において、主面が（１００
）面の半導体ウェハに＜１１０）軸方位のオリエンテー
ションフラットを劈開によって形成し、このオリエンテ
ーションフラットを作成されるチップのスクライブライ
ンの方位と一致させるようにマスク合せを行うことによ
り、特にラインセンサー等の細長いチップを半導体ウェ
ハ内で高密度にレイアウトでき、且つ正確に切り出すこ
とができるようにしたものである。
）面の半導体ウェハに＜１１０）軸方位のオリエンテー
ションフラットを劈開によって形成し、このオリエンテ
ーションフラットを作成されるチップのスクライブライ
ンの方位と一致させるようにマスク合せを行うことによ
り、特にラインセンサー等の細長いチップを半導体ウェ
ハ内で高密度にレイアウトでき、且つ正確に切り出すこ
とができるようにしたものである。
従来の薄膜トランジスタは、単結晶半導体基板上では出
来ないデバイスを作ることを目的にしていたために絶縁
基板上に作成される場合が多かった。
来ないデバイスを作ることを目的にしていたために絶縁
基板上に作成される場合が多かった。
しかし乍ら、超薄膜トランジスタのように、単結晶中と
近い特性のトランジスタが出来るようになれば、表面に
５ｉＯ１層を有するシリコン基板上にｈす膜トランジス
タ回路をつくることが、新たな応用素子の作成に有効に
なって（る、なぜならば、シリコン基板中にもデバイス
を作り、薄膜トランジスタをスタック（積み重ね）で作
成すれば、３次元構造になるからである。今までにも、
スタティックＲＡＭ等で、ＣＭＯＳインバータのＰヂャ
ンネルＭＯ３をスタックで作る場合がある。
近い特性のトランジスタが出来るようになれば、表面に
５ｉＯ１層を有するシリコン基板上にｈす膜トランジス
タ回路をつくることが、新たな応用素子の作成に有効に
なって（る、なぜならば、シリコン基板中にもデバイス
を作り、薄膜トランジスタをスタック（積み重ね）で作
成すれば、３次元構造になるからである。今までにも、
スタティックＲＡＭ等で、ＣＭＯＳインバータのＰヂャ
ンネルＭＯ３をスタックで作る場合がある。
上述したようなスタック薄膜トランジスタの最も有効な
のは、ライセンサ−等のような細長いチップ（例えば８
５ａｍ＋Ｘ １ ｍｍ）の場合である。それはシリコン
基板中でのデバイスでは素子の容量が大きく高速回路が
作りにくいからである。
のは、ライセンサ−等のような細長いチップ（例えば８
５ａｍ＋Ｘ １ ｍｍ）の場合である。それはシリコン
基板中でのデバイスでは素子の容量が大きく高速回路が
作りにくいからである。
一方、半導体チップを作成する場合、通常、半導体ウェ
ハの一部をカットして設けたオリエンテーションフラッ
トを基準にしてマスク合せを行い、半導体ウェハに多数
のデバイスを作り、その後スクライプラインより切断し
て各半導体チップを得るようにしている。
ハの一部をカットして設けたオリエンテーションフラッ
トを基準にしてマスク合せを行い、半導体ウェハに多数
のデバイスを作り、その後スクライプラインより切断し
て各半導体チップを得るようにしている。
第５図に示すように半導体装置の作成に用いられる半導
体ウェハ（１）には予めマスク合せの基準となるような
オリエンテーションフラット（２）が設けられている。
体ウェハ（１）には予めマスク合せの基準となるような
オリエンテーションフラット（２）が設けられている。
例えば（１００）面の半導体ウェハ（１）では＜１１０
＞軸方位のオリエンテーションフラット（２）が形成さ
れているが、厳密には（１１０＞軸方位より多少ずれて
（角度θ）形成されているのが現状である。このような
半導体ウェハ（１）を用いて上述したようなラインセン
サ等の細長いチップ（３）を作成する場合、オリエンテ
ーションフラット（２）を基準にマスク合せしてパター
ン形成し、劈開によってスクライプしたとき、＜１１０
＞軸方位に沿って劈開するが、オリエンテーションフラ
ット（２）が＜１１０＞軸方位よりθずれていると、第
６図に示すように隣接するチップ（３）を切断するよう
に劈開される場合がある。従ってスクライブラインの幅
ｄは十分広く取る必要があった。それ故、１枚の半導体
ウェハ（１）に作るチップ（３）の密度（個数）には限
界があった。
＞軸方位のオリエンテーションフラット（２）が形成さ
れているが、厳密には（１１０＞軸方位より多少ずれて
（角度θ）形成されているのが現状である。このような
半導体ウェハ（１）を用いて上述したようなラインセン
サ等の細長いチップ（３）を作成する場合、オリエンテ
ーションフラット（２）を基準にマスク合せしてパター
ン形成し、劈開によってスクライプしたとき、＜１１０
＞軸方位に沿って劈開するが、オリエンテーションフラ
ット（２）が＜１１０＞軸方位よりθずれていると、第
６図に示すように隣接するチップ（３）を切断するよう
に劈開される場合がある。従ってスクライブラインの幅
ｄは十分広く取る必要があった。それ故、１枚の半導体
ウェハ（１）に作るチップ（３）の密度（個数）には限
界があった。
本発明は、上述の点に漏み、１枚の半導体ウェハに作る
チップの密度を向上できるようにした半導体装置の製法
を提供するものである。
チップの密度を向上できるようにした半導体装置の製法
を提供するものである。
本発明は、主面が（１００）面の半導体ウェハ（１）（
３３）に＜１１０＞軸方位のオリエンテーションフラッ
ト（１１）を劈開によって形成し、このオリエンテーシ
ョンフラット（１１）を作成されるチップ（６）のスク
ライプライン（５）の方位と一致させるように各製造工
程でのマスク合せを行うようになす。
３３）に＜１１０＞軸方位のオリエンテーションフラッ
ト（１１）を劈開によって形成し、このオリエンテーシ
ョンフラット（１１）を作成されるチップ（６）のスク
ライプライン（５）の方位と一致させるように各製造工
程でのマスク合せを行うようになす。
主面が（１００）面の半導体ウェハ（１）（３３）に対
して劈開によりオリエンテーションフラット（１１）を
形成するので、このオリエンテーションフラット（１１
）は正確に＜１１０＞軸方位となる。即ちオリエンテー
ションフラット面は（１１０）面となる。このオリエン
テーションフラット（１１）を作成されるチップ（６）
のスクライブライン（５）の方位に一致させるようにパ
ターン形成のマスク合せを行うので、その後、劈開によ
って各チップ（６）に切断するとき、スクライブライン
に沿って正確に劈開される。
して劈開によりオリエンテーションフラット（１１）を
形成するので、このオリエンテーションフラット（１１
）は正確に＜１１０＞軸方位となる。即ちオリエンテー
ションフラット面は（１１０）面となる。このオリエン
テーションフラット（１１）を作成されるチップ（６）
のスクライブライン（５）の方位に一致させるようにパ
ターン形成のマスク合せを行うので、その後、劈開によ
って各チップ（６）に切断するとき、スクライブライン
に沿って正確に劈開される。
従って、スクライプライン幅は狭くすることが可能とな
り、半導体ウェハ（１）（３３）内に細長いチップを高
密度にレイアウトできる。
り、半導体ウェハ（１）（３３）内に細長いチップを高
密度にレイアウトできる。
以下、図面を参照して本発明の詳細な説明する。
本発明においては、例えば第１図Ａに示すように主面（
１ａ）が（１００）面をなし、オリエンテーションフラ
ット（２）が設けられている通常の半導体ウェハ（１）
を用いる。予め設けられているオリエンテーションフラ
ット（２）は正確に＜１１０＞軸方位ではなく、ある許
容範囲をもって形成されている。
１ａ）が（１００）面をなし、オリエンテーションフラ
ット（２）が設けられている通常の半導体ウェハ（１）
を用いる。予め設けられているオリエンテーションフラ
ット（２）は正確に＜１１０＞軸方位ではなく、ある許
容範囲をもって形成されている。
この半導体ウェハ（１）に対し、第１図Ｂに示すように
オリエンテーションフラット（２）とは別の個所に劈開
により第２のオリエンテーションフラット（１１）を形
成する。この第２のオリエンテーションフラット（１１
）は劈開で形成されるため正確に＜１１０＞軸方位と一
致する。第２のオリエンテーションフラット（１１）の
長さ２１は、オリエンテーションフラット（２）に当接
する製造装置側の位置決めピン（１２Ａ）及び（１２Ｂ
）の間隔ｉｔより小とするを可とする。
オリエンテーションフラット（２）とは別の個所に劈開
により第２のオリエンテーションフラット（１１）を形
成する。この第２のオリエンテーションフラット（１１
）は劈開で形成されるため正確に＜１１０＞軸方位と一
致する。第２のオリエンテーションフラット（１１）の
長さ２１は、オリエンテーションフラット（２）に当接
する製造装置側の位置決めピン（１２Ａ）及び（１２Ｂ
）の間隔ｉｔより小とするを可とする。
次に、劈開による第２のオリエンテーションフラット（
１１）を基準として、このオリエンテーションフラット
（１１）の方位にスクライブライン（５）が合致するよ
うに各工程でのマスク合せを行い、多数の細長いチップ
となる例えばラインセンサ（６）を形成する。この場合
、スクライブライン（５）の幅ｄは、第２のスフライ・
ブライン（５）が確実に＜１１０＞軸方位をもって形成
されるので、十分狭くできる。
１１）を基準として、このオリエンテーションフラット
（１１）の方位にスクライブライン（５）が合致するよ
うに各工程でのマスク合せを行い、多数の細長いチップ
となる例えばラインセンサ（６）を形成する。この場合
、スクライブライン（５）の幅ｄは、第２のスフライ・
ブライン（５）が確実に＜１１０＞軸方位をもって形成
されるので、十分狭くできる。
第４図はｐ形シリコンウェハ（１）上に形成したライン
センサ（６）の−例を示す、このラインセンサ（６）は
複数の光センサ部（２１）と薄膜トランジスタによる駆
動回路部（２２）とから構成される。光センサ部（２１
）はｐ形シリコンウェハ（１）にｎ″領域（２３） ヲ
形成したフォトダイオード（２４）にて形成される。薄
膜トランジスタ（２５）はＰ形シリコンウェハ（１）上
に５ｉＯ１膜（２６）を介して多結晶シリコン膜（２７
）を形成し、この多結晶シリコン膜（２７）のゲートに
対応する部分にゲート絶縁膜（２８）及びゲート電極（
２９）を形成して構成される。多結晶シリコン膜（２７
）のドレイン領域側がフォトダイオード（２４）を構成
するｎ″領域（２３）上に接続され、ソース領域側にＡ
ｌ電極（３０）が接続される。 （３１）はｒ’ｓＧ
（リンシリケートガラス）膜、（３２）はプラズマシリ
コン窒化膜である。（５）はスクライブラインを示す。
センサ（６）の−例を示す、このラインセンサ（６）は
複数の光センサ部（２１）と薄膜トランジスタによる駆
動回路部（２２）とから構成される。光センサ部（２１
）はｐ形シリコンウェハ（１）にｎ″領域（２３） ヲ
形成したフォトダイオード（２４）にて形成される。薄
膜トランジスタ（２５）はＰ形シリコンウェハ（１）上
に５ｉＯ１膜（２６）を介して多結晶シリコン膜（２７
）を形成し、この多結晶シリコン膜（２７）のゲートに
対応する部分にゲート絶縁膜（２８）及びゲート電極（
２９）を形成して構成される。多結晶シリコン膜（２７
）のドレイン領域側がフォトダイオード（２４）を構成
するｎ″領域（２３）上に接続され、ソース領域側にＡ
ｌ電極（３０）が接続される。 （３１）はｒ’ｓＧ
（リンシリケートガラス）膜、（３２）はプラズマシリ
コン窒化膜である。（５）はスクライブラインを示す。
然る後、スクライブライン（５）に沿って劈開により切
断し、各ラインセンサチップ（６）を得る。
断し、各ラインセンサチップ（６）を得る。
上述の製法によれば、予め設けられている本来のオリエ
ンテーションフラット（２）とは別に劈開による第２の
オリエンテーションフラット（１１）を作り、これを基
準に・７スフ合セして細長いチップとなる例えばライン
センサ（６）及びスクライブライン（５）を形成するよ
うになしたことにより、本来のオリエンテーションフラ
ット（２）の方位が多少ずれていても、スクライブライ
ン（５）は第２のオリエンテーションフラット（１１）
に沿って即ち、オリエンテーションフラット（１１）に
平行及び垂直方向に沿って形成されるので、劈開による
第２図に示すように切断が確実にスクライブライン（５
）に沿ってなされる。従ってスクライブライン（５）の
幅ｄを十分小さくでき、細長いラインセンサ等を高密度
でレイアウトすることができ多量産化に適するものであ
る。
ンテーションフラット（２）とは別に劈開による第２の
オリエンテーションフラット（１１）を作り、これを基
準に・７スフ合セして細長いチップとなる例えばライン
センサ（６）及びスクライブライン（５）を形成するよ
うになしたことにより、本来のオリエンテーションフラ
ット（２）の方位が多少ずれていても、スクライブライ
ン（５）は第２のオリエンテーションフラット（１１）
に沿って即ち、オリエンテーションフラット（１１）に
平行及び垂直方向に沿って形成されるので、劈開による
第２図に示すように切断が確実にスクライブライン（５
）に沿ってなされる。従ってスクライブライン（５）の
幅ｄを十分小さくでき、細長いラインセンサ等を高密度
でレイアウトすることができ多量産化に適するものであ
る。
上側では、既にオリエンテーションフラット（２）が設
けられた通常の半導体ウェハ（１）を用いた場合である
が、第３図Ａに示すように予めオリエンテーションフラ
ット（２）を設けていない半導体ウェハ（３３）を用い
るときは、劈開によって＜１１０＞軸方位のオリエンテ
ーションフラット（１１）を設け（第３図Ｃ参照）、こ
のオリエンテーションフラット（１１）を基準に上述と
同様にマスク合せを行い（第３図Ｃ参照）、多数のチッ
プ（６）を作製を行うようになす。
けられた通常の半導体ウェハ（１）を用いた場合である
が、第３図Ａに示すように予めオリエンテーションフラ
ット（２）を設けていない半導体ウェハ（３３）を用い
るときは、劈開によって＜１１０＞軸方位のオリエンテ
ーションフラット（１１）を設け（第３図Ｃ参照）、こ
のオリエンテーションフラット（１１）を基準に上述と
同様にマスク合せを行い（第３図Ｃ参照）、多数のチッ
プ（６）を作製を行うようになす。
本発明によれば、劈開によって形成したオリエンテーシ
ョンフラットを基準に、之にスクライブラインの方位が
一敗するようにマスク合せを行うようにしてデバイスを
形成することにより、劈開による切断時に、正も′αに
スクライブラインに沿って切断することができる。従っ
て特にラインセンサ等の細長いチップの製造に適用して
も、スクライブライン幅を最小限に狭くすることができ
、よって細長いチップの多量産化に適するものである。
ョンフラットを基準に、之にスクライブラインの方位が
一敗するようにマスク合せを行うようにしてデバイスを
形成することにより、劈開による切断時に、正も′αに
スクライブラインに沿って切断することができる。従っ
て特にラインセンサ等の細長いチップの製造に適用して
も、スクライブライン幅を最小限に狭くすることができ
、よって細長いチップの多量産化に適するものである。
第１図Ａ−Ｃは本発明の一例を示す工程図、第２図は切
断状態の平面図、第３図Ｃ参照は本発明の他の例を示す
工程図、第４図はラインセンサの例を示す断面図、第５
図は従来の説明に供する平面図、第６図は従来の切断状
態を示す平面図である。 （１）（３３）は半導体ウェハ、（２）は既存のオリエ
ンテーションフラット、（３） （６）はチップ、（５
）はスクライブライン、（１１）は本発明に係るオリエ
ンテーションフラットである。
断状態の平面図、第３図Ｃ参照は本発明の他の例を示す
工程図、第４図はラインセンサの例を示す断面図、第５
図は従来の説明に供する平面図、第６図は従来の切断状
態を示す平面図である。 （１）（３３）は半導体ウェハ、（２）は既存のオリエ
ンテーションフラット、（３） （６）はチップ、（５
）はスクライブライン、（１１）は本発明に係るオリエ
ンテーションフラットである。
Claims (1)
- 【特許請求の範囲】 主面が（１００）面の半導体ウェハに〈１１０〉軸方位
のオリエンテーションフラットを劈開によって形成し、 前記オリエンテーションフラットを作成されるチップの
スクライブラインの方位と一致させるようにマスク合せ
を行うことを特徴とする半導体装置の製法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63314563A JPH02159010A (ja) | 1988-12-13 | 1988-12-13 | 半導体装置の製法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63314563A JPH02159010A (ja) | 1988-12-13 | 1988-12-13 | 半導体装置の製法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02159010A true JPH02159010A (ja) | 1990-06-19 |
Family
ID=18054788
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63314563A Pending JPH02159010A (ja) | 1988-12-13 | 1988-12-13 | 半導体装置の製法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02159010A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169014A (ja) * | 1992-03-12 | 1994-06-14 | Toshiba Corp | 化合物半導体装置およびその製造方法 |
| KR100478678B1 (ko) * | 1997-08-21 | 2005-07-11 | 삼성전자주식회사 | 웨이퍼쏘잉방법 |
-
1988
- 1988-12-13 JP JP63314563A patent/JPH02159010A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06169014A (ja) * | 1992-03-12 | 1994-06-14 | Toshiba Corp | 化合物半導体装置およびその製造方法 |
| KR100478678B1 (ko) * | 1997-08-21 | 2005-07-11 | 삼성전자주식회사 | 웨이퍼쏘잉방법 |
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