JPS6161436A - 半導体基板分割方法 - Google Patents
半導体基板分割方法Info
- Publication number
- JPS6161436A JPS6161436A JP59183905A JP18390584A JPS6161436A JP S6161436 A JPS6161436 A JP S6161436A JP 59183905 A JP59183905 A JP 59183905A JP 18390584 A JP18390584 A JP 18390584A JP S6161436 A JPS6161436 A JP S6161436A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- groove
- semiconductor substrate
- semiconductor
- cutting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P54/00—Cutting or separating of wafers, substrates or parts of devices
Landscapes
- Dicing (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は半導体結晶基板、特に材質の脆弱な化合物半導
体基板（ＧａＡｓ 、ＧａＰ 、ＧａＡｓＰ・・・・・
・等）を各半導体素子に分割する方法に関するものであ
る。
体基板（ＧａＡｓ 、ＧａＰ 、ＧａＡｓＰ・・・・・
・等）を各半導体素子に分割する方法に関するものであ
る。
（従来の技術）
通常、半導体素子（トランジスタ、集積回路等）の製造
工程には、一般にペレッタイズ工程と呼ばれている工程
がある。この工程は半導体基板（以後ウェハーと呼ぶ）
内に作られた多数の素子（以後ペレットと呼ぶ）を個々
のペレットに分割する工程である。このペレッタイズ工
程では、ウェハー当シのペレット数を多くするため切り
しろの幅は５０μｍ程度と狭くしている。従りてスクラ
イプ時の切断ひずみ及び奨開時のペレット割れ、カケを
切りしろ領域内に留め、且つ割れ不良による複数個のペ
レットのつながシがないことが要求される。これらの要
求に対し、現在性なわれている分割方法の一つとしては
、ダイサーによるもので、ウェハー表面のスクライブ領
域を切削後にローラーによシ竹開し、個々のペレットに
分割するものがある。しかし、このダイシング方法は材
質の脆い化合物半導体基板には適さず、切削溝側面のウ
ェハー表面側に大きなカケが発生し易く不良が多発する
という問題がある。
工程には、一般にペレッタイズ工程と呼ばれている工程
がある。この工程は半導体基板（以後ウェハーと呼ぶ）
内に作られた多数の素子（以後ペレットと呼ぶ）を個々
のペレットに分割する工程である。このペレッタイズ工
程では、ウェハー当シのペレット数を多くするため切り
しろの幅は５０μｍ程度と狭くしている。従りてスクラ
イプ時の切断ひずみ及び奨開時のペレット割れ、カケを
切りしろ領域内に留め、且つ割れ不良による複数個のペ
レットのつながシがないことが要求される。これらの要
求に対し、現在性なわれている分割方法の一つとしては
、ダイサーによるもので、ウェハー表面のスクライブ領
域を切削後にローラーによシ竹開し、個々のペレットに
分割するものがある。しかし、このダイシング方法は材
質の脆い化合物半導体基板には適さず、切削溝側面のウ
ェハー表面側に大きなカケが発生し易く不良が多発する
という問題がある。
（発明が解決しようとする問題点）
本発明の目的は、切りしろ領域外の素子部がカケ、ワレ
の影響を受けないダイシングによるペレッタイズ方法を
提供することにある。
の影響を受けないダイシングによるペレッタイズ方法を
提供することにある。
（問題点を解決するだめの手段）
本発明によれば、化合物半導体基板表面の切りしろ領域
に第１の溝を設け、その後切りしろ領域下の化合物半導
体基板の裏面に第２の溝を設け、しかる後必要に応じて
第２の溝を切削し、各半導体素子に分割する化合物半導
体基板の分割方法を得る。
に第１の溝を設け、その後切りしろ領域下の化合物半導
体基板の裏面に第２の溝を設け、しかる後必要に応じて
第２の溝を切削し、各半導体素子に分割する化合物半導
体基板の分割方法を得る。
（実施例）
次に、本発明について図面を診照してよシ詳細に説明す
る。
る。
第１図（ａ）は個々の半導体素子の形成が完了した化合
物ウェハーの平面図で、同図（ｂ）はこの一部分を拡大
した図で、同図（Ｃ）は同図（ｂ）内のＡ−Ａ’部での
断面図である。個々の半導体素子１間はウェハー上を縦
横に走る切りしろ領域３で分割されている。半導体素子
１の領域上は絶縁膜や配線の被覆１１があるが、切フし
ろ領域ではウェハー１２の表面が露出している。
物ウェハーの平面図で、同図（ｂ）はこの一部分を拡大
した図で、同図（Ｃ）は同図（ｂ）内のＡ−Ａ’部での
断面図である。個々の半導体素子１間はウェハー上を縦
横に走る切りしろ領域３で分割されている。半導体素子
１の領域上は絶縁膜や配線の被覆１１があるが、切フし
ろ領域ではウェハー１２の表面が露出している。
従来性なわれているダイジング方法は第２図（ａ）。
（ｂ）に示すように、化合物半導体のウェハー１２の裏
面に塩化ビニル製シート２を貼シ付け、この状態で化合
物半導体ウェハー１２の表面の幅約５０μｍの切りしろ
領域３を厚さ約２５μｍの切削歯を用いで切削し、幅約
３０μｍ、深さはウェハー１２の厚さの約２／３の切削
溝４を形成する。この後ローラーにより、化合物半導体
ウェハー１２を分割している。しかしながら、図から分
かるように切削溝４の端に鎖線で示したカケ５（深さ数
μｍ１長さ〜１５μｍ）が発生し、しかもこのカケ５は
切りしろ領域３をはみ出して半導体素子１の部分まで達
している。この状態を上から示したものが第２図（ｂ）
である。この状態では良品ベレットの高収率は期待でき
ず、歩留低下という問題がある。
面に塩化ビニル製シート２を貼シ付け、この状態で化合
物半導体ウェハー１２の表面の幅約５０μｍの切りしろ
領域３を厚さ約２５μｍの切削歯を用いで切削し、幅約
３０μｍ、深さはウェハー１２の厚さの約２／３の切削
溝４を形成する。この後ローラーにより、化合物半導体
ウェハー１２を分割している。しかしながら、図から分
かるように切削溝４の端に鎖線で示したカケ５（深さ数
μｍ１長さ〜１５μｍ）が発生し、しかもこのカケ５は
切りしろ領域３をはみ出して半導体素子１の部分まで達
している。この状態を上から示したものが第２図（ｂ）
である。この状態では良品ベレットの高収率は期待でき
ず、歩留低下という問題がある。
次に、本発明の一実施例をその工程に沿って説明する。
まず、第３図（ａ）に示すよりに、通常のリソグラフィ
ー技術である両面目金せ法によシ、切りしろ領域３及び
この位置に合せて化合物半導体ウェハー１２の裏面のス
クライプ位置６の両面に後に用いるエツチングマスク７
．７′を各々２０μｍ、５μｍ幅でバターニングする。
ー技術である両面目金せ法によシ、切りしろ領域３及び
この位置に合せて化合物半導体ウェハー１２の裏面のス
クライプ位置６の両面に後に用いるエツチングマスク７
．７′を各々２０μｍ、５μｍ幅でバターニングする。
次に、同図（ｂ）に示すように、リン酸系エツチング液
によシ、エツチングマスク７．７′によシ露出する部分
を、深さ約１０μｎ】にエツチングし、ウェハー１２の
表面の溝８と裏面の溝９が形成した後、エツチングマス
ク７．７′を除去する。その後、同図（Ｃ）に示すよう
に、ウェハー１２の表面に塩化ビニル製シート２を貼り
付けた後、ウェハー１２の裏面の溝９に合せてウェハー
１２の厚さの約２／３の深さに切削する。次に、同図（
ｄ） Ｋ示すように、ローラーによりウェハー１２を弁
開し、骨開線１０を入れて、個々の半導体素子に分割す
る。
によシ、エツチングマスク７．７′によシ露出する部分
を、深さ約１０μｎ】にエツチングし、ウェハー１２の
表面の溝８と裏面の溝９が形成した後、エツチングマス
ク７．７′を除去する。その後、同図（Ｃ）に示すよう
に、ウェハー１２の表面に塩化ビニル製シート２を貼り
付けた後、ウェハー１２の裏面の溝９に合せてウェハー
１２の厚さの約２／３の深さに切削する。次に、同図（
ｄ） Ｋ示すように、ローラーによりウェハー１２を弁
開し、骨開線１０を入れて、個々の半導体素子に分割す
る。
以上の方法によれば、第３図（Ｃ）でウェハー１２の裏
面には従来方法と同じくカケ５′が発生するが、表面に
は発生せず、素子活性領域には何ら影響を与えず、ペレ
ッタイズを行なえる。このため、良品ペレットの高収率
が得られる。
面には従来方法と同じくカケ５′が発生するが、表面に
は発生せず、素子活性領域には何ら影響を与えず、ペレ
ッタイズを行なえる。このため、良品ペレットの高収率
が得られる。
（発明の効果）
このように、本発明によれば、もろい化合物半導体ウェ
ハーでも安全に個々の半導体素子に分割でき、半導体素
子の収率を高くできる。
ハーでも安全に個々の半導体素子に分割でき、半導体素
子の収率を高くできる。
第１図（ａ）は多数の半導体素子を形成した半導体ウェ
ーハの平面図、同図Φ）は同図（ａ）の部分拡大図、同
図（Ｃ）は同図（ｂ）のＡ−にでの断面図である。 第２図（ａ）は従来の半導体ウェーハ分割方法を示す断
面図、同図（ｂ）は同図（ａ）の平面図である。 第３図（ａ）〜（ｄ）は本発明の一実施例による半導体
ウェーハ分割方法を工程順に示した断面図である。 １・・・・・・半導体素子、２・・・・・・塩化ビニル
製シート、３・・・・・・切りしろ領域、４・・・・・
・切削溝、５．５’・・・・・・カケ、６・・・・・・
スクライブ位置、７．７’・・・・・・エツチング用マ
メク、８・・・・・・表面の溝、９・・・・・・裏面の
溝、１０・・・・・・構開線、１１・・・・・・被覆、
１２・・・・・・ウェーハＱ ・・：、Ｆ、＋Ｈ７／ ′４ノ 尊 ｌ 図 （Ｃ） 一一一一一一一４〉◇２ウェー八 第 ２ 図
ーハの平面図、同図Φ）は同図（ａ）の部分拡大図、同
図（Ｃ）は同図（ｂ）のＡ−にでの断面図である。 第２図（ａ）は従来の半導体ウェーハ分割方法を示す断
面図、同図（ｂ）は同図（ａ）の平面図である。 第３図（ａ）〜（ｄ）は本発明の一実施例による半導体
ウェーハ分割方法を工程順に示した断面図である。 １・・・・・・半導体素子、２・・・・・・塩化ビニル
製シート、３・・・・・・切りしろ領域、４・・・・・
・切削溝、５．５’・・・・・・カケ、６・・・・・・
スクライブ位置、７．７’・・・・・・エツチング用マ
メク、８・・・・・・表面の溝、９・・・・・・裏面の
溝、１０・・・・・・構開線、１１・・・・・・被覆、
１２・・・・・・ウェーハＱ ・・：、Ｆ、＋Ｈ７／ ′４ノ 尊 ｌ 図 （Ｃ） 一一一一一一一４〉◇２ウェー八 第 ２ 図
Claims (1)
- 半導体基板の切りしろ領域に所望の幅及び深さの第１
の溝をエッチング形成し、次に該第１の溝位置に合せて
前記半導体基板の裏面から所望の幅及び深さに第２の溝
を切削した後、前記半導体基板を劈開することを特徴と
する半導体基板分割方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183905A JPS6161436A (ja) | 1984-09-03 | 1984-09-03 | 半導体基板分割方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59183905A JPS6161436A (ja) | 1984-09-03 | 1984-09-03 | 半導体基板分割方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6161436A true JPS6161436A (ja) | 1986-03-29 |
Family
ID=16143863
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59183905A Pending JPS6161436A (ja) | 1984-09-03 | 1984-09-03 | 半導体基板分割方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6161436A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858808A (en) * | 1996-01-16 | 1999-01-12 | Deutsche Itt Industries Gmbh | Process and auxiliary device for fabricating semiconductor devices |
-
1984
- 1984-09-03 JP JP59183905A patent/JPS6161436A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5858808A (en) * | 1996-01-16 | 1999-01-12 | Deutsche Itt Industries Gmbh | Process and auxiliary device for fabricating semiconductor devices |
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