JPH02159122A - アナログ・デジタル信号変換器 - Google Patents
アナログ・デジタル信号変換器Info
- Publication number
- JPH02159122A JPH02159122A JP63313425A JP31342588A JPH02159122A JP H02159122 A JPH02159122 A JP H02159122A JP 63313425 A JP63313425 A JP 63313425A JP 31342588 A JP31342588 A JP 31342588A JP H02159122 A JPH02159122 A JP H02159122A
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- JP
- Japan
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- conversion
- analog
- digital
- converter
- signal
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- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、逐次比較型のアナログ・デジタル信号変換器
に関するものである。
に関するものである。
従来の技術
従来の逐次比較型のアナログ・デジタル信号変換器（以
下、ム／Ｄ変換器という）は、第３図に示すように構成
されていた。第３図において、１は出力端子１１．入力
端子８１〜ＢＮを有するデジタル・アナログ信号変換器
（以下、Ｄ／ム変換器という）、２は入力端子２１、入
力比較基準電圧用入力端子２３．出力端子２２を有する
コンパレータ、３は信号入力端子３１．クロック入力端
子３２、ム／Ｄ変換開始信号入力端子３３．ム／Ｄ変換
終了信号端子３４．ム／Ｄ変換出力端子３５を有する逐
次比較レジスタである。
下、ム／Ｄ変換器という）は、第３図に示すように構成
されていた。第３図において、１は出力端子１１．入力
端子８１〜ＢＮを有するデジタル・アナログ信号変換器
（以下、Ｄ／ム変換器という）、２は入力端子２１、入
力比較基準電圧用入力端子２３．出力端子２２を有する
コンパレータ、３は信号入力端子３１．クロック入力端
子３２、ム／Ｄ変換開始信号入力端子３３．ム／Ｄ変換
終了信号端子３４．ム／Ｄ変換出力端子３５を有する逐
次比較レジスタである。
以上のように構成されたム／Ｄ変換器について。
以下その動作について説明する。
まず、第３図のブロック図に示すように、入力電圧から
変換された電流と、Ｄ／ム変換器１の出力端子１１から
出力される電流との差によりコンパレータ２の入力端子
２１．２３間に発生する電位差はコンパレータ出力信号
として出力端子２２よりとり出し、逐次近似レジスタ３
の入力信号となる。
変換された電流と、Ｄ／ム変換器１の出力端子１１から
出力される電流との差によりコンパレータ２の入力端子
２１．２３間に発生する電位差はコンパレータ出力信号
として出力端子２２よりとり出し、逐次近似レジスタ３
の入力信号となる。
次にＡ／Ｄ変換の開始と終了を第４図に示すタイミング
チャートで説明する。ム／Ｄ変換開始信号Ｃ以下、Ｃ０
ＣＭＤという）が Ｎ Ｈｌ”からゞ゛Ｌ′′に立下っ
た時、ム／Ｄ変換終了信号（以下、ＩＯＣという）が、
Ｌ”からＩｆ ）Ｉ Ｉｓに立上り、Ｃ，ＣＭＤが°°
Ｌ″から°°Ｈ″に立上った後、最上位ビットから逐次
比較を行ない、最下位ビット変換終了後。
チャートで説明する。ム／Ｄ変換開始信号Ｃ以下、Ｃ０
ＣＭＤという）が Ｎ Ｈｌ”からゞ゛Ｌ′′に立下っ
た時、ム／Ｄ変換終了信号（以下、ＩＯＣという）が、
Ｌ”からＩｆ ）Ｉ Ｉｓに立上り、Ｃ，ＣＭＤが°°
Ｌ″から°°Ｈ″に立上った後、最上位ビットから逐次
比較を行ない、最下位ビット変換終了後。
ＸＯＣがＨ″′から１４１． ｌｔに立下り変換終了と
なる。このとき、逐次近似レジスタ３には各ビット位置
にそれぞれデータが保持されている。そして。
なる。このとき、逐次近似レジスタ３には各ビット位置
にそれぞれデータが保持されている。そして。
次ニＣ、ＣＭＤ カ、 ”Ｈ” カＣ） ”Ｌ” ニ
立下り。
立下り。
ＥＯｏが・ ＋１ Ｌ ＋２から°°Ｈ″に立上り、Ｃ
，ＣＭＤが ｌｔ ｌ、 Ｉｊから°°Ｈ″に立上って
、また逐次比較を行ない、以下、同様にして変換を連続
的に繰り返す。
，ＣＭＤが ｌｔ ｌ、 Ｉｊから°°Ｈ″に立上って
、また逐次比較を行ない、以下、同様にして変換を連続
的に繰り返す。
発明が解決しようとする課題
このような従来の逐次比較型のＡ／Ｄ変換器では、ム／
Ｄ変換されたデジタル信号が正しいアナログ量に対応す
ることの確認のためには、さらに別のＤ／Ａ変換器の接
続を必要とするため、回路構成が複雑になり、さらには
コスト高になるなどの欠点を有していた。
Ｄ変換されたデジタル信号が正しいアナログ量に対応す
ることの確認のためには、さらに別のＤ／Ａ変換器の接
続を必要とするため、回路構成が複雑になり、さらには
コスト高になるなどの欠点を有していた。
本発明は、このような問題点を解決するもので。
Ａ／Ｄ変換されたデジタル信号で直接Ｄ／ム変換し正確
なアナログ電圧を出力し、ム／Ｄ変換結果を確認できる
ようにすることを目的とする。
なアナログ電圧を出力し、ム／Ｄ変換結果を確認できる
ようにすることを目的とする。
課題を解決するための手段
この目的を達成するために本発明のＡ／Ｄ変換器は、デ
ジタル信号に対応した電流を出力するＤ／Ａ変換器と、
このＤ／Ａ変換器の出力電流が抵抗により電圧電流変換
された入力電流と一致する様に最上位ビットからデジタ
ル信号を発生するゲート回路を有する逐次近似レジスタ
と、上記Ｄ／Ａ変換器で変換された入力電流を基準値と
比較するコンパレータと、デジタル・アナログ信号変換
時の電流電圧変換のためのオペアンプと、アナログ・デ
ジタル信号変換とデジタル・アナログ信号変換の切換え
を行うだめの２個のスイッチとを有し、アナログ・デジ
タル信号変換終了後、逐次近似レジスタに保持された信
号により、デジタル・アナログ信号変換を行ない、アナ
ログ電圧を出力するように構成したものである。
ジタル信号に対応した電流を出力するＤ／Ａ変換器と、
このＤ／Ａ変換器の出力電流が抵抗により電圧電流変換
された入力電流と一致する様に最上位ビットからデジタ
ル信号を発生するゲート回路を有する逐次近似レジスタ
と、上記Ｄ／Ａ変換器で変換された入力電流を基準値と
比較するコンパレータと、デジタル・アナログ信号変換
時の電流電圧変換のためのオペアンプと、アナログ・デ
ジタル信号変換とデジタル・アナログ信号変換の切換え
を行うだめの２個のスイッチとを有し、アナログ・デジ
タル信号変換終了後、逐次近似レジスタに保持された信
号により、デジタル・アナログ信号変換を行ない、アナ
ログ電圧を出力するように構成したものである。
作用
この構成により、ム／Ｄ変換を終了と同時にム／Ｄ変換
で得られたディジタル信号によるＤ／ム変換が可能とな
り、簡単な回路構成で、ム／Ｄ変換結果を正確に確認す
るこ、とが可能となる。
で得られたディジタル信号によるＤ／ム変換が可能とな
り、簡単な回路構成で、ム／Ｄ変換結果を正確に確認す
るこ、とが可能となる。
実施例
以下本発明の一実施例について１図面を参照しながら説
明する。第１図は本発明の一実施例におけるＡ／Ｄ変換
器のブロック図を示すものである。
明する。第１図は本発明の一実施例におけるＡ／Ｄ変換
器のブロック図を示すものである。
第１図において、１は出力端子１１、入力端子Ｂ。
〜ＢＮ を有するＤ／Ａ変換器、２は入力端子２１゜出
力端子２２．入力比較基準電圧用入力端子２３を有する
コンパレータで、入力比較基準電圧用入力端子２３は接
地されている。３は入力端子３１゜クロック入力端子３
２、ム／Ｄ変換開始入力端子３３、Ａ／Ｄ変換終了出力
端子３４、出力端子３６を有する逐次比較レジスタ、４
は入力端子４１ 、４２、出力端子４３を有するオペア
ンプ、６．６はム／Ｄ変換とＤ／Ａ変換の切換えを行う
スイッチである。
力端子２２．入力比較基準電圧用入力端子２３を有する
コンパレータで、入力比較基準電圧用入力端子２３は接
地されている。３は入力端子３１゜クロック入力端子３
２、ム／Ｄ変換開始入力端子３３、Ａ／Ｄ変換終了出力
端子３４、出力端子３６を有する逐次比較レジスタ、４
は入力端子４１ 、４２、出力端子４３を有するオペア
ンプ、６．６はム／Ｄ変換とＤ／Ａ変換の切換えを行う
スイッチである。
このスイッチにおいて、Ａ／Ｄ変換の時には°゛ム″し
、Ｄ／Ａ変換の時にはＴＩ Ｄｌｌに切換える。
、Ｄ／Ａ変換の時にはＴＩ Ｄｌｌに切換える。
第２図は本発明によるクロック信号とＣ，ＣＭＤ。
ＥＯＣのタイミングチャートおよびスイッチ動作を示し
たものである。
たものである。
以上のよりなＡ／Ｄ変換器について、以下その動作を説
明する。
明する。
まず、スイッチ５．６を”ム”にし、ム／Ｄ変換を行う
。Ｃ１０ＭＤがＨ′”から°′Ｌ″に立下り、ＥＯＣが
”Ｌ”から”Ｈ”に立上り、ＪＣＭＤが＋１ Ｌ ７％
から°Ｈ″′に立上った後、最上位ビットから逐次比較
を行ない、最下位ビット変換終了後。
。Ｃ１０ＭＤがＨ′”から°′Ｌ″に立下り、ＥＯＣが
”Ｌ”から”Ｈ”に立上り、ＪＣＭＤが＋１ Ｌ ７％
から°Ｈ″′に立上った後、最上位ビットから逐次比較
を行ない、最下位ビット変換終了後。
ＫＯＣがＩＴ Ｈｌｔから°°Ｌ”に立下り変換終了と
なる。このとき、逐次比較レジスタ３には各ビット位置
にそれぞれデータが保持されており、変換終了と同時に
、スイッチ６．６を“ｔＤ”にしてＤ／ム変換を行ない
、オペアンプ４により電流電圧変換を行ないアナログ電
圧を出力する。
なる。このとき、逐次比較レジスタ３には各ビット位置
にそれぞれデータが保持されており、変換終了と同時に
、スイッチ６．６を“ｔＤ”にしてＤ／ム変換を行ない
、オペアンプ４により電流電圧変換を行ないアナログ電
圧を出力する。
以上のように本実施例によれば、従来の逐次比較型のＡ
／Ｄ変換器に、オペアンプと２個のスイッチを追加する
ことにより、ム／Ｄ変換終了と同時に、ム／Ｄ変換で得
られたディジタル信号によるＤ／ム変換が直接性なわれ
るため、簡単な回路構成で、ム／Ｄ変換結果によるＤ／
ム逆変換出力が簡単に、かつ正確な値で得られる。
／Ｄ変換器に、オペアンプと２個のスイッチを追加する
ことにより、ム／Ｄ変換終了と同時に、ム／Ｄ変換で得
られたディジタル信号によるＤ／ム変換が直接性なわれ
るため、簡単な回路構成で、ム／Ｄ変換結果によるＤ／
ム逆変換出力が簡単に、かつ正確な値で得られる。
発明の効果
以上のように本発明は従来の逐次比較型のＡ／Ｄ変換器
に＆／Ｄ変換・Ｄ／ム変換切換えスイッチ２個とオペア
ンプを追加することにより、ム／Ｄ変換されたデジタル
信号で正確なり／＆変換を行ない、入力に相当するアナ
ログ電圧を出力し。
に＆／Ｄ変換・Ｄ／ム変換切換えスイッチ２個とオペア
ンプを追加することにより、ム／Ｄ変換されたデジタル
信号で正確なり／＆変換を行ない、入力に相当するアナ
ログ電圧を出力し。
ム／Ｄ変換結果の自己確認ができる優れた逐次比較型の
Ａ／Ｄ変換器を実現できるものである。
Ａ／Ｄ変換器を実現できるものである。
第１図は本発明の一実施例における逐次比較型のＡ／Ｄ
変換器のブロック図、第２図はそのタイミングチャート
、第３図は従来の逐次比較型のムＡ変換器のブロック図
、第４図はそのタイミングチャートである。 １・・・・・・デジタル・アナログ信号変換器、２・・
・・・・コンパレータ＋３・・・・・・逐次比較レジス
タ、４・・・・・・オペアンプ、６・・・・・・スイッ
チ、６・・・・・・スイッチ。 １１・・・・・・出力端子、２１．２３・・・・・・入
力端子、２２・・・・・・出力端子、３１・・・・・・
入力端子、３２・・・・・・クロック入力端子、３３・
・・・・・ム／Ｄ変換開始入力端子、３４・・・・・・
ム／Ｄ変換終了出力端子、３６・・・・・・出力端子、
４１．４２・・・・・・入力端子、４３・・・・・・出
力端子、８１〜Ｂ、・・・・・・入力端子。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名１５
！！ 第 ２ 図
変換器のブロック図、第２図はそのタイミングチャート
、第３図は従来の逐次比較型のムＡ変換器のブロック図
、第４図はそのタイミングチャートである。 １・・・・・・デジタル・アナログ信号変換器、２・・
・・・・コンパレータ＋３・・・・・・逐次比較レジス
タ、４・・・・・・オペアンプ、６・・・・・・スイッ
チ、６・・・・・・スイッチ。 １１・・・・・・出力端子、２１．２３・・・・・・入
力端子、２２・・・・・・出力端子、３１・・・・・・
入力端子、３２・・・・・・クロック入力端子、３３・
・・・・・ム／Ｄ変換開始入力端子、３４・・・・・・
ム／Ｄ変換終了出力端子、３６・・・・・・出力端子、
４１．４２・・・・・・入力端子、４３・・・・・・出
力端子、８１〜Ｂ、・・・・・・入力端子。 代理人の氏名 弁理士 粟 野 重 孝 ほか１名１５
！！ 第 ２ 図
Claims (1)
- デジタル信号に対応した電流を出力するデジタル・アナ
ログ信号変換器と、このデジタル・アナログ信号変換器
の出力電流が抵抗により電圧電流変換された入力電流と
一致する様に最上位ビットからデジタル信号を発生する
ゲート回路を有する逐次近似レジスタと、上記デジタル
・アナログ信号変換器で変換された入力電流を基準値と
比較するコンパレータと、デジタル・アナログ信号変換
時の電流電圧変換のためのオペアンプと、アナログ・デ
ジタル信号変換とデジタル・アナログ信号変換の切換え
を行うための２個のスイッチとを有し、アナログ・デジ
タル信号変換終了後、逐次近似レジスタに保持された信
号により、デジタル・アナログ信号変換を行ない、アナ
ログ電圧を出力するように構成したアナログ・デジタル
信号変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63313425A JPH02159122A (ja) | 1988-12-12 | 1988-12-12 | アナログ・デジタル信号変換器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63313425A JPH02159122A (ja) | 1988-12-12 | 1988-12-12 | アナログ・デジタル信号変換器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02159122A true JPH02159122A (ja) | 1990-06-19 |
Family
ID=18041142
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63313425A Pending JPH02159122A (ja) | 1988-12-12 | 1988-12-12 | アナログ・デジタル信号変換器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02159122A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162535A (en) * | 1980-05-19 | 1981-12-14 | Sharp Corp | Ad-to-da combined converter |
| JPS61198922A (ja) * | 1985-02-28 | 1986-09-03 | Nec Corp | Ａ／ｄコンバ−タ |
-
1988
- 1988-12-12 JP JP63313425A patent/JPH02159122A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56162535A (en) * | 1980-05-19 | 1981-12-14 | Sharp Corp | Ad-to-da combined converter |
| JPS61198922A (ja) * | 1985-02-28 | 1986-09-03 | Nec Corp | Ａ／ｄコンバ−タ |
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