JPH02159754A - 集積回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、集積回路に関し、さらに詳しくは予め定めら
れた動作を実現するために好適に実施される集積回路に
関する。

従来の技術 産業用あるいは民生用機器などに組込まれ、当該機器を
制御する制御回路は、−ｉに複数の集積回路素子が組き
わされた電子回路で構成される。

たとえば第４図に示されるコンパレータ回路ｌは、図示
されないセンサなどからのアナログ信号Ｖａを、演算増
幅器２に入力し、そのレベルを予め定められた基準電圧
Ｖ　ｒ　ｅ　ｆグ）レベルと比較し、その大小によって
レベル弁別して得られた信号ＶＯを次段のラッチ回路３
に与えて、クロック信号ＣＫとの同期化を図り、図示し
ない後段の回路でデジタル処理を行うに適合した信号Ｓ
を出力する回路構成になっており、演算増幅器２とラッ
チ回路３は通常別個の集積回路素子が使用される。

また上記演算増幅器２などに所望する動作を行わせるた
めの受動素子である複数個の抵抗器Ｒ１〜Ｒ３が演算増
幅器２に接続され、増幅度、基準電圧、ヒステリシスの
ループ幅などが設定される。

従来の技術では、このように所望の電子回路を形成する
にあたって、複数個の集積回路素子（いわゆるＩＣ）と
、複数個の抵抗器などの受動素子とを、たとえば印刷配
線基板上に配設し、素子相互間の接続は、配線パターン
や導線等で行う、いわゆるディスクリート方式が採用さ
れていた。

発明が解決しようとする課題 しかしながら、たとえば動作を制御するために機器に組
込まれる電子回路は、目的と動作形態が予め定められて
おり、回路構成が決定された後は大夏に製１ヤされるが
、抵抗器などの部品は当然に規格（ヒされ）こ同一のも
のが使用される。

二のような揚重に、従来の技術のようなディスクリ−１
・方式で当該電子回路を製作することは、組立てのため
に多くの時間と手間を必要とし、材料コス１〜と生産コ
ストか」１昇し、しかも小型化することが困難である。

また部品の管理上にも問題が生し、均一な特性の抵抗器
などを確保しなければならず、さらに上′記配線にとも
なう線間容量の増加などてコンパレータのヒステリシス
の幅が変動したり、処理速度が低下ずろなどの問題点も
生じていた。したがってこれらｆ）問題点の解決が技術
的課題として要請されていた。

本発明は、上述の技術的課題に鑑みてなされたものであ
って、所望リ−る動作を実現するために必要な複数・１
）能動回路と、受動素子とを一体的に形成することによ
り、構成の小型化と安定化を図り、生産コストの低減化
を実現することのてきる集積回路を提供することを目的
とする。

課題を解決するための手段 本発明は、入力された信号に予め定められた処理を施し
て出力する能動回路と、 」１記能動回路の出力をタイミング信号に同期して出力
する同期化回路と、 上記能動回路の動作に必要な複数の受動素子とを一体的
に形成して成ることを特徴とする集積回路である。

作　　用 本発明による集積回路は、入力された信号に予め定めら
れた処理を施して出力する能動回路と、その出力をタイ
ミング信号に同期して出力する同期化回路と、上記能動
回路の動作に必要な抵抗などの受動素子とを一体的に形
成し、これを単一構成の集積回路とし、回路規模の小形
１ヒを図り、所望する動ｆｔＥを実現さぜる。

実施例 第１図は、本発明の一実施例の集積回路であるコンパレ
ータ回路］１の電気的構成を等価的に示す回路図である
。

コ〉・パレータ回路１１は、第１図において２点鎖線で
囲んで示されるように、入力された信号に予め定められ
た処理を施して出力する能動回路である演算増幅器く以
下、オペアンプという）１２と、オペアンプ１２の出力
をタイミング信号であるクロック信号φに同期して出力
する同期化回路としてのＤ形フリンブフロッ１回路１３
および、上記オペアンプ１２の動作に必要な複数の受動
素子である抵抗Ｒ，１１，Ｒ１，２，Ｒ１３とを含んて
形成される。抵抗Ｒ１１はオペアンプ１２の帰還抵抗で
あり、抵抗Ｒ１２，Ｒ，１３はコンパレータ１１の動作
にヒステリシス特性を付加するための抵抗である。ヒス
テリシス特性は、外来雑音によるチャタリング等の有害
動作を排除するもので、その動作については後述する。

信号入力端子ａ−ｂ間には、センサなどの入力信号源１
４が接続され、入力信号Ａが入力される。

一方の入力端子２ｔはオペアンプ１２の反転入力端子に
接続され、他方の入力端子すは接地ライン１ｇに接続さ
れる。電源端子ｅと接地ライン１ｇ間には電源端子ｅ側
を正とする電源電圧Ｖ（（が印加され、オペアンプ１２
とＤ形フリップフロップ回路１３（以下、Ｄ−ＦＦ回路
という）に供給される。

抵抗Ｒ，１１、Ｒ１２の直列回路が電源端子ｅと接地ラ
イン１ｇ間に接続されて電源電圧Ｖ　ｃ　ｃを分圧し、
分岐点ｇはオペアンプ１２の非反転入力端子に接続され
、さらにオペアンプ１２の出力端子（と上記非反転入力
端子間には帰還抵抗Ｒｌ　３が接続されている。

上記出力端子ＣはさらにＤ−ＦＦ回路１３のデータ端子
りに接続され、オペアンプ１２のレベル弁別出力Ｖ　ｄ
が与えられる。一方、Ｄ−ＦＦ回路１３のクロック信号
ＣＫにはクロック入力端子ｆを介してクロック信号φが
与えられ、これによりＤ−ＦＦ回路１３はクロック信号
φに同期して上記弁別出力Ｖ　ｄをサンフ゛リングし、
出力端子（ｌを介してサンブリ〉り出力Ｓを導出する。

また本実施例のコンパレータ回路１１は、たとえば単一
の半導体回路基板にモノリシンクに形成される。

前述したように従来の技術ては、第１図の破線で狸んて
示ずオペアンプ１２とＤ−ＦＦ回Ｆ！＠　１３とは別個
の集積回路素子を用い、さらに抵抗器Ｒ１１〜Ｒ１，３
をいわゆる外付けとして周辺に配設して、これらを印刷
配線や導線て接続するディスクリート方式でコンパレー
タ回路］１を作成してい／こ。このため形状が太き、で
なり、また配線による浮遊容量の増加や、抵抗のばら−
）き等に起因する好ましくない影響があった。

本発明では共通基板上に、オペアンプ１２とＤＰ　Ｆ回
路１３とをモアノリシンク形成し、さらに抵抗Ｒ１，１
〜Ｒ−１３を薄膜で形成し、１チンプに集積化すること
により、形状の小型化と回路素子の安定化を図るように
した。オペアンプ１２のコンパレータ動作を規定する抵
抗Ｒ１１〜Ｒ１Ｂがナンブ内に同時に作り込まれるため
、動作の自由度は失われるけれとも、予め定められた動
作を実行し、しかも同一回路を大量に製造するためには
むしろ好適である。抵抗Ｒ，１１〜Ｒ，１３はモノシリ
ツクに薄膜形成されるので同一チップ上の電気定数は一
定で、抵抗比的な使用方法では精度が高く、チップ内に
封入されるため周囲環境の影響を受けず、動作が格段に
安定する。

第２図は、本実施例のコ〉・パレータ回路１１の動作を
示すタイミングチャートである。第１１２Ｉをあわせて
参照して、本実施例の動作を説明する。

第２図（１）に示される波形の入力信号Ａが入力された
とき、信号Ａのレベルが０■から上昇して、時刻ｔ１で
予め定めた第１のレベルＶＨを越えると、第２１２１（
２）に示されるように、演算増幅器１２の出力Ｖｄは、
レベルＶＰからレベルＯＶに反転する。レベルＶｐは電
源電圧Ｖ　ｃ　ｃにほぼ等しい。

次に信号Ａのレベルが下降して、時刻上３で予め定めた
第２のレベルＶＬより低くなると、演算増幅器１２の出
力Ｖｄは再度反転してもとのしベルＶｐに戻る。ここで
上記第１のレベルＶＨと第２のレベルＶＬは、それぞれ ＶＨ＝（Ｒ１１（Ｒ１２／Ｒ１１）／Ｒ１１・Ｒ１２＋
Ｒ１２・Ｒ］３＋Ｒ１１４１３１Ｖｃｃ　　・・・（１
）ＶＬ＝　（Ｒ１１・Ｒ１２／Ｒ１１・Ｒ１２＋Ｒ１２
・１１１３　＋Ｒ１１・Ｒ１３１Ｖｃｃ　　　　　−（
２＞で定まるレベルである。このようにして入力信号Ａ
のｌ／ｌ＼ルがレベル■Ｈ，ＶＬ、と比較される。レベ
ルＶＨとＶＬとは抵抗Ｒ１１〜Ｒ１３の値と電源電圧■
（（とで決まる値であり、レベルＶ　Ｈ〜ＶＬの幅はヒ
ステリシスのループ幅を決定する。

第２図（３）はＩ）−ＦＦ回路１３のクロック信号ＣＫ
に与えられるクロック信号φの波形を示す。

Ｄ−ＦＦ回路１３は、クロック信号φの立上がりでデー
タ端子りに与えられている信号、即ち前記オペアンプ１
２の出力Ｖｄを出力する。本実施例てはＤ−ＦＦ回路１
３の出力Ｓは、反転出力端子Ｑから取り出しているので
、第２図（３）の時刻ｔ２のクロック信号φ２の立上が
りから時刻ｔ４のクロック信号φ５の立上がりまでの期
間Ｔの第２図（４）に示される信号Ｓが、出力端子ｄか
ら導出される。このようにしてクロック信号φてサンプ
リングされ、同期化された信号を得ることができる。

第３Ｉ２Ｉは本実施例のコンパレータ回路１１のヒステ
リシス特性を示すグラフである。入力信号Ａのレベルが
Ｏ■である点Ｐ１から前記第１のレベルＶＨの点ｐ２ま
ではオペアンプ１２は、正の電源電圧Ｖ　ｃ　ｃにほぼ
等しいしベルＶｐを出力している。入力信号Ａのレベル
が右向き矢符で示される方向に上昇して第１のレベルＶ
Ｈの点Ｐ　２に達すると、演算増幅器１２の出力Ｖｄは
反転してほぼ等しいレベルＶ　ｒｒを出力する。

入力信号Ａのレベルが左向き矢符で示される方向に下降
して第２のレベルＶＬの点ｐ３に達すると、オペアンプ
１２の出力Ｖｄは上向き矢符の方向に上昇して点ｐ４に
達し、再びレベルＶｐを出力する。このようにして点ｐ
　ｌ−点［Ｉ２−点ｐ　３→点ｐ４を結ぶヒステリシス
ループＨが描かれる。

本実施例では、コンパレータ回路１１に上記のようなヒ
ステリシス特性を付加することによって、入力信号に雑
音信号が重畳した場合に生じるチャタリングを除去する
回路を、単一の集積回路として構成することができる。

これにより、構成が小形化され、また回路動作の安定を
図ることができる。

発明の効果 以上のように本発明によれば、入力された信号に予め定
められた処理を施して出力する能動回路と、その出力を
タイミング信号に同期して出力する同期化回路と、上記
能動回路の動作に必要な複数の受動素子とを一体的に４
Ａ積、形成するようにした。したがって形状が小形化さ
れ、動作が安定した高精度な集積回路を単一構成で実現
することができる。

【図面の簡単な説明】

第１１２１は本発明の一実施例の集積回路であるコンパ
レータ回路１１の電気的構成を示すブロック図、第２図
はそｆ）動作を示すタイムチャート、第３図はそのしス
テリシス特性を示すグラフ、第４図は従来ｆ）技術を示
すブロック図である。 １１−コンパレータ回路、１２−・・演算増幅器、１３
・・Ｄ形フリソブフロンブ回路、１４・・・入力信号源
、Ａ−・入力信号、Ｒ１１〜Ｒ］−３・・抵抗代理人　
　弁理士　画数　圭一部

Claims (1)

1. 【特許請求の範囲】 入力された信号に予め定められた処理を施して出力する
   能動回路と、 上記能動回路の出力をタイミング信号に同期して出力す
   る同期化回路と、 上記能動回路の動作に必要な複数の受動素子とを一体的
   に形成して成ることを特徴とする集積回路。