JPH01202016A - モノマルチバイブレータ - Google Patents
モノマルチバイブレータInfo
- Publication number
- JPH01202016A JPH01202016A JP63025782A JP2578288A JPH01202016A JP H01202016 A JPH01202016 A JP H01202016A JP 63025782 A JP63025782 A JP 63025782A JP 2578288 A JP2578288 A JP 2578288A JP H01202016 A JPH01202016 A JP H01202016A
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- JP
- Japan
- Prior art keywords
- input
- output
- latch
- length
- shift register
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はディジタル論理回路を応用する通信機、ディジ
タルコンピュータなどの分野に係り、特に個々の電子部
品を用いて構成する論理回路および集積回路として構成
する論理回路を用いてディジタル機器を設計するすべて
の分野におけるモノマルチバイブレータに関するもので
ある。
タルコンピュータなどの分野に係り、特に個々の電子部
品を用いて構成する論理回路および集積回路として構成
する論理回路を用いてディジタル機器を設計するすべて
の分野におけるモノマルチバイブレータに関するもので
ある。
一般に、モノマルチバイブレータは、入カハルスを印加
してから任意の定められた出力パルス幅を得るように設
計される。そして、従来のモノマルチバイブレータは、
パルスの積分作用に基づく時定数を設定することにより
、この目的を達成している。
してから任意の定められた出力パルス幅を得るように設
計される。そして、従来のモノマルチバイブレータは、
パルスの積分作用に基づく時定数を設定することにより
、この目的を達成している。
すなわち、１個の抵抗器と１個のコンデンサとの積分回
路にて、入力パルス印加時刻より所定の電圧源、例えば
、電源を接続して積分作用させ、積分電圧が所定の値と
なった時刻を知り、この間の出力パルス幅を得るよう設
計される。そして、一般には個別部品として集積回路化
されたモノマルチバイブレータとして開発され市販され
ている。
路にて、入力パルス印加時刻より所定の電圧源、例えば
、電源を接続して積分作用させ、積分電圧が所定の値と
なった時刻を知り、この間の出力パルス幅を得るよう設
計される。そして、一般には個別部品として集積回路化
されたモノマルチバイブレータとして開発され市販され
ている。
従来のこの種のモノマルチバイブレータの−例を第３図
に示し説明する。
に示し説明する。
図において、１１はパルス入力端子、１２はこのパルス
入力端子１１を端子Ａに接続する集積化モノマルチバイ
ブレータ、１３はこの集積化モノマルチバイブレーク１
２の端子Ｑに接続されたパルス出力端子、１４は集積化
モノマルチバイブレーク１２の端子Ｒ／Ｃと端子Ｒとの
間に接続された外付けの抵抗器、１５は集積化モノマル
チバイブレータ１２の端子Ｒ／Ｃと端子Ｃとの間に接続
された外付けのコンデンサ、１６は＋５ｖの電圧源であ
る。
入力端子１１を端子Ａに接続する集積化モノマルチバイ
ブレータ、１３はこの集積化モノマルチバイブレーク１
２の端子Ｑに接続されたパルス出力端子、１４は集積化
モノマルチバイブレーク１２の端子Ｒ／Ｃと端子Ｒとの
間に接続された外付けの抵抗器、１５は集積化モノマル
チバイブレータ１２の端子Ｒ／Ｃと端子Ｃとの間に接続
された外付けのコンデンサ、１６は＋５ｖの電圧源であ
る。
このように構成されたモノマルチバイブレータにおいて
、外付けの抵抗器１４と外付けのコンデンサ１５の各位
を選定し、その積で得られる時定数と関連させて出力パ
ルス幅を得る。
、外付けの抵抗器１４と外付けのコンデンサ１５の各位
を選定し、その積で得られる時定数と関連させて出力パ
ルス幅を得る。
上述した従来のモノマルチバイブレータでは、出力パル
ス幅を上記時定数および電圧源に依存している。この電
圧源は一般にそのモノマルチバイブレータを集積化した
場合にはその電源電圧となるため、出力パルス幅を電圧
源にて可変とすることはできない。また、抵抗器やコン
デンサの各位も、その値は一般的に固定であり、この値
に対する出力パルス禍も固定となる。
ス幅を上記時定数および電圧源に依存している。この電
圧源は一般にそのモノマルチバイブレータを集積化した
場合にはその電源電圧となるため、出力パルス幅を電圧
源にて可変とすることはできない。また、抵抗器やコン
デンサの各位も、その値は一般的に固定であり、この値
に対する出力パルス禍も固定となる。
このため、外部からの１６制御で目的のパルス幅を得よ
うとする応用においては、柔軟性を欠くという課題があ
った。また、上記時定数は抵抗器やコンデンサの各位で
決定されるが、それらの゛バラツキ”のために、正確に
目的とする出力パルス幅を得ることができるという課題
があった。
うとする応用においては、柔軟性を欠くという課題があ
った。また、上記時定数は抵抗器やコンデンサの各位で
決定されるが、それらの゛バラツキ”のために、正確に
目的とする出力パルス幅を得ることができるという課題
があった。
本発明のモノマルチバイブレータは、１個のＳＲラッチ
と、長さｎ （ｎ ：整数）を外部のシフト長入力で設
定することのできる最大長Ｎ（Ｎ〉ｎ）可変長シフトレ
ジスタとからなり、上記ＳＲラッチの出力は上記可変長
シフトレジスタの入力に接続され、上記可変長シフトレ
ジスタの出力は上記ＳＲラッチのリセット入力に接続さ
れ、パルス入力を上記ＳＲラッチのセット入力とし、パ
ルス出力をＳＲラッチ出力とし、出力パルス：隅を上記
可変長シフトレジスタのクロック入力に印加するクロッ
ク間隔とその可変長シフトレジスタの外部シフト長入力
で設定する値ｎにより決定し得るようにしたものである
。
と、長さｎ （ｎ ：整数）を外部のシフト長入力で設
定することのできる最大長Ｎ（Ｎ〉ｎ）可変長シフトレ
ジスタとからなり、上記ＳＲラッチの出力は上記可変長
シフトレジスタの入力に接続され、上記可変長シフトレ
ジスタの出力は上記ＳＲラッチのリセット入力に接続さ
れ、パルス入力を上記ＳＲラッチのセット入力とし、パ
ルス出力をＳＲラッチ出力とし、出力パルス：隅を上記
可変長シフトレジスタのクロック入力に印加するクロッ
ク間隔とその可変長シフトレジスタの外部シフト長入力
で設定する値ｎにより決定し得るようにしたものである
。
本発明においては、ディジタル値としてクロック数およ
び可変長のシフトレジスタ段数を基本とし、このシフト
レジスタ段数はディジタル値で与えられるほかシフトク
ロックの精度、クロック周波数などの与え力次第で任意
の時定数をより精度よく与え、シフトレジスタ段と合わ
せクロック周波数を変換させるだけで柔軟的にその時定
数を変える。
び可変長のシフトレジスタ段数を基本とし、このシフト
レジスタ段数はディジタル値で与えられるほかシフトク
ロックの精度、クロック周波数などの与え力次第で任意
の時定数をより精度よく与え、シフトレジスタ段と合わ
せクロック周波数を変換させるだけで柔軟的にその時定
数を変える。
以下、図面に基づき本発明の実施例を詳細に説明する。
第１図は不発明によるモノマルチバイブレータの一実施
例を示す回路構成図である。
例を示す回路構成図である。
図において、１はマルチバイブレータの入力パルスを印
加するパルス入力端子、２はクロック入力端子、３はセ
ットおよびリセットのできるフリップフロップなどのＳ
Ｒラッチ、４は長さｎ（ｎ：整数）を外部のシフト長入
力で設定することのできる最大長Ｎ（Ｎ２ｎ）可変長シ
フトレジスタ、５はマルチバイブレータの出力パルスを
得るパルス出力端子、６−０．６−１・・・・・６（ｉ
−１）はシフト長を外部から制御する外部シフト長設定
入力端子である。
加するパルス入力端子、２はクロック入力端子、３はセ
ットおよびリセットのできるフリップフロップなどのＳ
Ｒラッチ、４は長さｎ（ｎ：整数）を外部のシフト長入
力で設定することのできる最大長Ｎ（Ｎ２ｎ）可変長シ
フトレジスタ、５はマルチバイブレータの出力パルスを
得るパルス出力端子、６−０．６−１・・・・・６（ｉ
−１）はシフト長を外部から制御する外部シフト長設定
入力端子である。
そして、パルス入力端子１はＳＲラツチ３のセット端子
Ｓに接続され、このＳＲラツチ３のＱ出力はパルス出力
端子５に接続されるとともに可変長シフトレジスタ４０
入力端子Ｉに接続され、クロック入力端子２は可変長シ
フトレジスタ４のクロック端子ＣＬＫに接続され、この
可変長シフトレジスタ４のＱ出力はＳＲラツチ３のリセ
ット端子Ｒに接続されている。また、外部シフト長設定
入力層子６−０．６−１・・・・・６−（ｉ−１）は可
変長シフトレジスタ４の端子ＡＯ，Ａｌ・・・Φ・Ａ（
１−１）にそれぞれ接続されている。
Ｓに接続され、このＳＲラツチ３のＱ出力はパルス出力
端子５に接続されるとともに可変長シフトレジスタ４０
入力端子Ｉに接続され、クロック入力端子２は可変長シ
フトレジスタ４のクロック端子ＣＬＫに接続され、この
可変長シフトレジスタ４のＱ出力はＳＲラツチ３のリセ
ット端子Ｒに接続されている。また、外部シフト長設定
入力層子６−０．６−１・・・・・６−（ｉ−１）は可
変長シフトレジスタ４の端子ＡＯ，Ａｌ・・・Φ・Ａ（
１−１）にそれぞれ接続されている。
このように、ＳＲラツチ３の出力は可変長シフトレジス
タ４０入力に接続され、この可変長シフトレジスタ４の
出力はＳＲ？ツチ３のリセット入力に接続され、パルス
入力をＳＲ９Ｒ２ＳＯ４ット入力とし、パルス出力をＳ
Ｒラッテ３の出力とし、出力パルス幅を可変長シフトレ
ジスタ４のクロック入力に印加するクロック間隔と可変
長シフトレジスタ４の外部シフト長入力で設定する値ｎ
により決定し得るように構成されている。
タ４０入力に接続され、この可変長シフトレジスタ４の
出力はＳＲ？ツチ３のリセット入力に接続され、パルス
入力をＳＲ９Ｒ２ＳＯ４ット入力とし、パルス出力をＳ
Ｒラッテ３の出力とし、出力パルス幅を可変長シフトレ
ジスタ４のクロック入力に印加するクロック間隔と可変
長シフトレジスタ４の外部シフト長入力で設定する値ｎ
により決定し得るように構成されている。
第２図は第１図の動作説明に供するタイムチャートで、
（ａ）はパルス入力を示じたものであり、伽）はり胃ツ
ク、（Ｃ）はパルス出力、（ｄ）は可変長シフトレジス
タ出力を示したものである。
（ａ）はパルス入力を示じたものであり、伽）はり胃ツ
ク、（Ｃ）はパルス出力、（ｄ）は可変長シフトレジス
タ出力を示したものである。
つぎに第１図に示す実施例の動作を第２図を参照して説
明する。
明する。
まず、パルス入力端子１からの入力パルス（第２図（ａ
）参照）はＳＲラッチ３０セット端子ＳＩＣ入る。この
瞬間からパルス出力端子５は出力パルスを出し始める（
第２図（ｃ）参照゛）。この信号は長さユに設定される
可変長シフトレジスタ４０入力端子工に導かれており、
クロック入力端子２からクロックがクロック（第２図伽
）参照）が入力される毎にシフトし、ｎ個のクロックパ
ルスが入力された時点で、可変長シフトレジスタ４の出
力から現われる（第２図（ｄ）参照）。この信号はＳＲ
ラッチ２のリセット端子Ｒに接続されているため、ラッ
チ出力、すなわち、パルス出力端子５の出力パルスは止
まる。ところで、可変長シフトレジスタ４は、外部シフ
ト長入力端子６−θ〜６−Ｌ（１−１）の１個の設定用
入力を有している。
）参照）はＳＲラッチ３０セット端子ＳＩＣ入る。この
瞬間からパルス出力端子５は出力パルスを出し始める（
第２図（ｃ）参照゛）。この信号は長さユに設定される
可変長シフトレジスタ４０入力端子工に導かれており、
クロック入力端子２からクロックがクロック（第２図伽
）参照）が入力される毎にシフトし、ｎ個のクロックパ
ルスが入力された時点で、可変長シフトレジスタ４の出
力から現われる（第２図（ｄ）参照）。この信号はＳＲ
ラッチ２のリセット端子Ｒに接続されているため、ラッ
チ出力、すなわち、パルス出力端子５の出力パルスは止
まる。ところで、可変長シフトレジスタ４は、外部シフ
ト長入力端子６−θ〜６−Ｌ（１−１）の１個の設定用
入力を有している。
したがって、１０進数を表わすシフト長ｎはこの１個の
入力から加えるｌビットの２進数で表わせる。この場合
、最大長ＮはＮ＝２ｉ までの値を取り得る。例えば
、ｉ＝８とすると、Ｎ＝２５６が最大となる。このとき
１０進数と２進数の対応付けの例としては、Ｊｏ： ｎ
２ ＋ｉ （”ｔｏ 、 ｎｚはツレぞれ１０進、２進
表現値）とすれば、ｎｌ。は１〜２５６段のシフト数を
表わす。
入力から加えるｌビットの２進数で表わせる。この場合
、最大長ＮはＮ＝２ｉ までの値を取り得る。例えば
、ｉ＝８とすると、Ｎ＝２５６が最大となる。このとき
１０進数と２進数の対応付けの例としては、Ｊｏ： ｎ
２ ＋ｉ （”ｔｏ 、 ｎｚはツレぞれ１０進、２進
表現値）とすれば、ｎｌ。は１〜２５６段のシフト数を
表わす。
つぎに１パルス出力（ｇ２図（ｅ）参照）はＳＲラッチ
３の出力を標本化するため、その標本化誤差により、正
確にはｎクリソ２分ではなく、（ｎ−１）からｎの幅と
なる。ここで、ｎが大きいときは誤差は小さくなる。い
ずれにせよ、パルス出力は従来技術における時定数に代
えて、クロック周波数制御および可変長シフトレジスタ
４の段数（シフト長）にて実現したことと表る。
３の出力を標本化するため、その標本化誤差により、正
確にはｎクリソ２分ではなく、（ｎ−１）からｎの幅と
なる。ここで、ｎが大きいときは誤差は小さくなる。い
ずれにせよ、パルス出力は従来技術における時定数に代
えて、クロック周波数制御および可変長シフトレジスタ
４の段数（シフト長）にて実現したことと表る。
〔発明の効果〕
以上説明したように本発明は、回路構成としてすべて論
理回路を用い、従来技術の抵抗器やコンデンサによる時
定数や、電圧源の決定のようなアナログ値を排除してお
り、代わりにより正確なディジタル値としてりｑツク数
および可変長のシフトレジスタ段数を基本としている。
理回路を用い、従来技術の抵抗器やコンデンサによる時
定数や、電圧源の決定のようなアナログ値を排除してお
り、代わりにより正確なディジタル値としてりｑツク数
および可変長のシフトレジスタ段数を基本としている。
そして、シフトレジスタ段数はディジタル値で与えられ
る他シフトクワツ、りの精度、クロック周波数などの与
え力次第で任意の時定数をより精度よく与え、シフトレ
ジスタ段と合わせてクロック周波数を変換させるだけで
柔軟的にその時定数を変えることがで色る効果がある。
る他シフトクワツ、りの精度、クロック周波数などの与
え力次第で任意の時定数をより精度よく与え、シフトレ
ジスタ段と合わせてクロック周波数を変換させるだけで
柔軟的にその時定数を変えることがで色る効果がある。
また、本発明は、すべてディジタル回路のみであり、抵
抗器やコンデンサを不要としているため、ディジタル集
積回路化が容易であるという点において極めて有効であ
る。
抗器やコンデンサを不要としているため、ディジタル集
積回路化が容易であるという点において極めて有効であ
る。
第１図は本発明によるモノマルチバイブレータの一実施
例を示す回路構成図、第２図は第１図の動作説明に供す
るタイムチャート、第３図は従来のモノマルチバイブレ
ータの一例を示す回路構成図である。 １・・会・パルス入力端子、２・・・・クロック入力端
子、３・・・＠ＳＲラッチ、４φ・・・可変長シフトレ
ジスタ、５・・・・パルス出力端子、６−θ〜６＝（１
−１）・・・・外部シフト長設定入力端子。
例を示す回路構成図、第２図は第１図の動作説明に供す
るタイムチャート、第３図は従来のモノマルチバイブレ
ータの一例を示す回路構成図である。 １・・会・パルス入力端子、２・・・・クロック入力端
子、３・・・＠ＳＲラッチ、４φ・・・可変長シフトレ
ジスタ、５・・・・パルス出力端子、６−θ〜６＝（１
−１）・・・・外部シフト長設定入力端子。
Claims (1)
- １個のＳＲラッチと、長さｎ（ｎ：整数）を外部のシフ
ト長入力で設定することのできる最大長Ｎ（Ｎ≧ｎ）可
変長シフトレジスタとからなり、前記ＳＲラッチの出力
は前記可変長シフトレジスタの入力に接続され、前記可
変長シフトレジスタの出力は前記ＳＲラッチのリセット
入力に接続され、パルス入力を前記ＳＲラッチのセット
入力とし、パルス出力をＳＲラッチ出力とし、出力パル
ス幅を前記可変長シフトレジスタのクロック入力に印加
するクロック間隔と該可変長シフトレジスタの外部シフ
ト長入力で設定する値ｎにより決定し得るように構成す
ることを特徴とするモノマルチバイブレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025782A JPH01202016A (ja) | 1988-02-08 | 1988-02-08 | モノマルチバイブレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63025782A JPH01202016A (ja) | 1988-02-08 | 1988-02-08 | モノマルチバイブレータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01202016A true JPH01202016A (ja) | 1989-08-15 |
Family
ID=12175405
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63025782A Pending JPH01202016A (ja) | 1988-02-08 | 1988-02-08 | モノマルチバイブレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH01202016A (ja) |
-
1988
- 1988-02-08 JP JP63025782A patent/JPH01202016A/ja active Pending
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