JPH02161750A

JPH02161750A - 半導体装置の製造方法

Info

Publication number: JPH02161750A
Application number: JP27986189A
Authority: JP
Inventors: Hiroshi Iwai; 洋岩井
Original assignee: Toshiba Corp
Current assignee: Toshiba Corp
Priority date: 1989-10-30
Filing date: 1989-10-30
Publication date: 1990-06-21

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［発明の目的］（産業上の利用分野）本発明は、半導体装置の製造方法に係り、特にＭ　ＯＳ
　Ｌ　Ｓ　Ｉ　（Ｍｅｔａｌ　０ｘｉｄｅ　Ｓｅｍｌｃ
ｏｎｄｕｃｔｏｒＬａｒｇｅ　５ｃａｌｅ　Ｉｎｔｅｇ
ｒａｔｅｄ　Ｃ１ｒｃｕ１ｔ）の素子間分離技術を改良
した半導体装置の製造方法に関するものである。

従来、半導体装置、特にＭＯＳＬＳＩの製造工程での素
子間分離方法としては、選択酸化法が一般的に用いられ
ている。この方法をｎ−チャンネルＭＯ３ＬＳＩを例に
して以下に説明する。

まず、第１図（ａ）に示す如＜　（１００）の結晶面を
もつｐＩＪｌＳｉ基板１上に５ＬＯ２膜２を熱酸化によ
り成長させ、更にこの５ｉ０２膜２上にＳｉ３Ｎ４膜３
を堆積する。つづいて、写真蝕刻法により素子形成部に
レジスト膜４を形成し、これをマスクとして素子成形部
以外のＳｉ３Ｎ４膜をエツチング除去してＳｉ３Ｎ４パ
ターン３′を形成する。その後、例えばボロンのイオン
注入を行なってフィールド部にチャンネルストッパ領域
としてのｐ＋領域５を形成する（第１図（ｂ）図示）。

レジスト膜４を除去後、５ｔ３Ｎ４パターン３′をマス
クとしてウェット酸化を施し選択的に厚いフィールド酸
化膜６を成長させる（ｆｆｉ１図（ｃ）図示）。ひきつ
づき、Ｓｉ３Ｎ４パターン３゛及び５ｉ０２膜２′をエ
ツチング除去してフィールド酸化膜６で分離された素子
形成領域７を形成する（第１図（ｄ）図示）。次いで、
第１図（ｅ）に示す如く素子形成領域７にゲート酸化膜
８を介して多結晶シリコンからなるゲート電極９を形成
した後、例えば砒素を拡散してソース、ドレインとして
のｎ“領域１０．１１を形成する。最後に層間絶縁膜と
してのＣＶＤ−３ｉ０２膜１２を堆積し、ｎ＋領域１０
．１１及びゲー）［極９に対応するＣＶＤ−５ＬＯ２膜
１２部分に悪数のコンタクトホール１３を開孔した後、
Ａｊ７配線１４を形成してｎチトンネルＭＯＳＬＳＩを
製造する（第１図（ｆ）図示）。

しかしながら、上述した従来の選択酸化法を用いてＭＯ
ＳＬＳＩを製造する方法にあっては次に示すように種々
の欠点があった。

第２図は前記第１図（Ｃ）に示すＳｉ３Ｎ４パターン３
゛をマスクにしてフィールド酸化膜６を形成した時の断
面構造を詳しく描いたものでる。

股に選択酸化法ではフィールド酸化Ｈ６がＳｉ３Ｎ４パ
ターン３゛の下の領域に喰い込んで成長することが知ら
れている（同第２図のＦ領域）。これは、フィールド酸
化中に酸化剤がＳｉ３Ｎ４パターン３′下の薄い５ｉ０
２膜２を通して拡散していくために酸化膜が形成される
部分Ｄ１いわゆるバードビークとフィールド酸化膜６の
厚い部分が横方向にも回り込んだ部分Ｅとからなる。Ｆ
の長さは、例えば５１３Ｎ４パターン３゛の厚さが１０
００人、その下の５ｉ０２膜２が１０００人の条件で１
μｍの膜厚のフィールド酸化膜６を成長させた場合、約
１μｍに達する。このため、フィールド領域の巾ＣはＳ
ｉ３Ｎ４パターン３′間の距離へを２μｍとすると、Ｆ
が１μｍで、あるから４μｍ以下に小さくできずＬＳＩ
の集積化にとって大きな妨げとなる。このようなことか
ら、最近、Ｓｉ３Ｎ４パターン３−を厚くし、この下の
５ｉ０２膜２を薄くしてバードビーク（図中のＤ部分）
を抑制する方法やフィールド酸化膜６の成長膜厚を薄く
しフィールド酸化膜の喰い込み（Ｐ）を抑制する方法が
試みられている。しかし、前者ではフィールド端部にお
けるストレスが大きくなり、欠陥が生じ易くなり、後者
ではフィールド反転電圧低下などの問題があり、選択酸
化法による高集積化には限界がある。

また、チャンネルストッパーを設けた場合はチャンネル
ストッパー用にイオン注入したボロンがフィールド酸化
中に横方向に再拡散して、第３図（ａ）に示す如く素子
形成領域７の一部がｐ＋領域５となり、実効的な素子領
域がＧの幅からＨの幅まで狭くなってしまう。この結果
、トランジスタの電流が減少したり、しきい値電圧が上
がってしまうなどのナロウチャンネル効果が生じ、素子
の微細化と共に問題となる。しかも、ｐ１領域が横方向
に広がることにより、第３図（ｂ）の如く素子形成領域
７におけるｎ゛領域１１（１（１）とｐ＋領域５の接合
部が広（なり、ｎ１領域ｔｏ、ｔｔと基板１間の浮遊キ
ャパシタが大きくなる。この浮遊キャパシタは素子が小
さくなるに従い無視できなくなる。

以上のように選択酸化法を用いるとＬＩＳの集積化にと
って種々の問題が生ずることになるが、さらは次に上げ
るような問題がある。これを第４図を参照して説明する
。

完成したＬＳＩのペレットをパッケージするには基板１
をパッケージのベツド１５にマウントする。

ＬＩＳの動作状態では、ソース、ドレインなどの各素子
領域ＩＢ、〜ｔｅ３の電位は回路動作により任意に変動
する。この場、合基板１には素子領域１６１〜１８３の
電位の変動に応じた変位電流が流れることになる。例え
ば、素子領域１６１に対する変位電流はベツドＩ５が導
電性で、基板１とベツドＩ５が電気的に接続されている
場合は、たとえば素子領域ＩＬ−抵抗Ｒ，−ベツド］５
、素子領域１６アー抵抗Ｒ２−ベツド１５１、素子領域
１６１−抵抗Ｒ３ベツド１５・・・などのバスを通って
流れ、この電圧降下分だけ素子領域１６．近傍の基板１
の電位が変動することになる。このような基板電位の変
動は、回路動作上好ましくない。特に、素子領域１Ｂ、
の電圧が変動し、素子領域ｔｅ２は変動しない場合は素
子領域１６１と１６２間近傍の基板１の電位も異なるこ
とになってしまい、ペレット上の場所によって素子特性
が異なってくるというような不都合が生ずる。これを改
善するには基板中の抵抗を減らせば良いが、抵抗Ｒ５〜
Ｒ８＊　Ｒ９〜Ｒ１１などは素子特性から設定される基
板の濃度と基板をベツドに接続するときの基板の膜厚と
の関係できまってしまい、−膜内には１００Ω〜数１０
０Ω程度の値となっており、これを極端に下げることは
難しい。

抵抗Ｒ０〜Ｒ５は、フィールド領域６なので本来は素子
特性に関係なく下げるべきものである。しかしながら、
前述した方法ではｐｌの濃度を上げることができず抵抗
は非常に高い。例えば、フィールドイオン注入ｌｉｔ　
Ｉ　Ｘ　１０１３／　ｃｄ径程度ｐ＋層のシート抵抗は
約１０に０７口以上である。

（発明が解決しようとする課題）本発明は、上記従来の課題を解消するためになされたも
ので、新規な素子分離方式の確立により高集積化と高性
能化を達成した半導体装置の製造方法を提供しようとす
るものである。

［発明の構成］（課題を解決するための手段及び作用）以下、本発明の
詳細な説明する。

本願第１の発明の詳細な説明する。

まず、半導体基板上に溝部形成予定部が除去されたマス
ク材、例えばレジストパターンを形成した後、該マスク
材から露出する基板部分を所望深さ選択エツチングして
溝部を設ける。この場合、エツチング手段として反応性
イオンエツチング又はリアクティブイオンエツチングを
用いれば、側面が垂直な溝部を設けることが可能となる
。但し、その他のエツチング手段で逆テーバ状の側面を
有する溝部を設けてもよい。溝部の数は、基板中に１つ
或いは２つ以上設けてもよ＜、溝部の深さを変えてもよ
い。

次いで、レジストパターンなどのマスク材をマスフとし
て溝部に基板と同導電型の不純物（例えば基板がｐ型の
場合はボロン等、ｎ型の場合は′燐。

砒素など）をｌＸｌ０”／ｃ−以上のドーズ量でイオン
注入、あるいは拡散法などにより注入又は拡散して不純
物領域を形成する。不純物のドーピングは、溝部すべて
に行なう場合に限らず、写真蝕刻法などにより溝部の一
部あるいは他のいくつかの溝部を塞ぎ、いくつかの溝部
あるいは溝部の一部にのみ行なってもよい。また、この
ドーピングはイオン注入を斜めに行なうか、又は横方向
への拡散などにより溝の側面に行なってもよい。

つづいて、マスク材の除去後、溝部を含む半導体基板全
面に絶縁材料を少なくとも１つの溝部の開口部の短い幅
の半分以上の厚さとなるように堆積して少なくとも１つ
の溝部の開口部まで絶縁材料で埋める。かかる絶縁材料
としては、例えば５ｉ０２．Ｓｉ３Ｎ４或いはＡｎ）２
０３等を挙げることができ、場合によってはリン珪化ガ
ラス。

ボロン珪化ガラス等の低温溶融性絶縁材料を用いてもよ
い。この絶縁材料の堆積手段としてＣＶＤ法、スパッタ
法などのＰＶＤ法等を挙げることができる。また、この
堆積時において、絶縁材料を溝部の開口部の短い巾の半
分より小さい厚さで堆積すると、溝部内に埋め込まれた
絶縁材料に開口部と連通ずる凹状穴が形成され、エツチ
ングに際し、凹状穴を介して溝部内の絶縁材料がエツチ
ングされるという不都合さを生じる。なお、絶縁材料の
堆積に先立って溝部を有する半導体基板全体、もしくは
溝部の少なくとも一部を酸化又は窒化処理して溝が塞が
れない程度の酸化膜又は窒化膜を成長されてもよい。こ
の時、不純物のドーピングは酸化又は窒化の前でもよい
し後でもよい。このような方法を併用することによって
、得られたフィールド領域は溝部の基板に接した緻密性
の優れた酸化膜又は窒化膜の堆積により形成された絶縁
材料とから構成され、絶縁材料のみからなるものに比べ
て素子分離性能を著しく向上できる。更に絶縁祠料の堆
積後、その絶縁膜の全体もしくは一部の表層に低温溶融
化物質、例えばボロン、リン。

砒素等をドーピングし、熱処理して該絶縁膜のドーピン
グ層を溶融するか、或いは前記絶縁膜の全体もしくは一
部の上に低温溶融性絶縁材料、例えばボロン硅化ガラス
（ＢＳＧ）、リン硅化ガラス（ＰＳＧ）、或いは砒素硅
化ガラス（Ａ　ｓ　Ｓ　Ｇ）等を堆積し、この低温溶融
性絶縁膜を溶融するか、いずれかの処理を施してもよい
。このような手段を採用することによって、絶縁材料の
堆積条件によって溝部に対応する部分が凹状となった場
合、その凹状部を埋めて平坦化でき、その結果全面エツ
チングに際して溝部に残存した絶縁材料がその開口部の
レベルより下になるという不都合さを防止できる等の効
果を有する。

次いで、半導体基板上に堆積した絶縁膜をマスク材を用
いずに溝部以外の半導体基板部が露出するまでエツチン
グ除去して溝部内に絶縁材料を残置させたフィールド領
域を形成する。この工程におけるエツチング手段として
は、例えばエツチング液或いはプラズマエッチャントを
用いた全面エツチング法さらにはりアクティブイオンエ
ツチング法などが採用し得る。その後、フィールド領域
で分離された素子形成領域にＭＯＳ、バイポーラ等の能
動素子を形成して半導体を製造する。

しかして、本願節１の発明によれば半導体基板に溝部を
設け、この溝部の一部に基板と同導電型の不純物を所定
のドーズ量でドーピングし、該溝部を含む基板全面に絶
縁材料を少なくとも１つの溝部の開口部の短い巾の半分
以上の厚さとなるように堆積した後、絶縁膜を溝部以外
の基板部分が露出するまでエツチングすることによって
、マスク合せ余裕度をとることなく溝部に対してセルフ
ァラインで埋込み拡散層を設け、その上に絶縁材料を残
置でき、これによりフィールド領域を形成できるため、
以下に示すような種々の効果を有する半導体装置を提供
できる。

（１）フィールド領域の面積は基板に予め設けた溝部の
面積で決まるため、溝部の面積を縮小化することによっ
て容易に所期目的の微細なフィールド領域を形成でき、
高集積度の半導体装置を得ることができる。

（２）フィールド領域の深さは面積に関係なく、基板に
設けた溝部の深さで決まるため、その深さを任意に選択
することが可能であると共に、素子間の電流リーク等を
フィールド領域で確実に阻止でき高性能の半導体装置を
得ることができる。

（３）溝部を設け、反転防止用の不純物を溝部に選択的
にドーピングした後においては、従来の選択酸化法のよ
うな高温、長時間の熱酸化工程をとらないため、該不純
物領域が再拡散して素子形成領域の表面まで延びて実効
的なフィールド領域の縮小化を防止できる。さらに不純
物がアウトデイフュージョンして基板表面に不純物がド
ーピングされることも防止できる。この場合、不純物の
ドーピングをイオン注入により行なえばその不純物イオ
ン注入層を溝部の底部に形成することができ、そのイオ
ン注入層が再拡散しても素子形成領域の表層（素子形成
部）にまで延びることがないため、実効的なフィールド
領域の縮小を防止できる。

（４）前記（３）の結果として不純物ドーピングの濃度
を高くすることができ、不純物領域の抵抗をドげ、基板
電位の変動、チップ上の場所によって基板電位が異なる
という不都合さを改善することができる。

（５）溝部の全てに絶縁材料を残置させてフィールド領
域を形成した場合、基板は平坦化されるため、その後の
電極配線の形成に際して段切れを生じることを防止でき
る。

次に、本願第２の発明の詳細な説明する。

前述した本願第１の発明と同様な工程を経て不純物を溝
部に所定のドーズ量でドーピングした後、半導体基板上
に絶縁材料を少なくともその基板に設けられた１つの溝
部の開口部の短い幅の半分以上の厚さとなるように堆積
する。次いで、少なくとも絶縁材料により開口部まで埋
め込まれた溝部上の一部を含む絶縁膜の領域もしくは溝
部以外のフィールド領域となるべき絶縁膜の領域のうち
少なくともいずれかをマスク材、例えばレジストパター
ン等で覆う。つづいて、マスク材及び溝部以外の基板部
分が露出するまでエツチングし、溝部内に絶縁材料を残
置させてフィールド領域を、溝部以外の基板上にもフィ
ールド領域を形成する。

この場合、溝部以外の基板上に形成されたフィールド領
域は該溝部のフィールド領域と一体化されたものをも含
む。その後、フィールド領域で分離された素子形成領域
にＭＯＳ、バイポーラ等の能動素子を形成して半導体装
置を製造する。

しかして、本願第２の発明によれば、前述した種々の効
果を有する他に、半導体基板内に埋込まれたフィールド
領域と、溝部以外の半導体基板上に該フィールド領域と
一体的もしくは分離された異柾形態のフィールド領域と
を備えた半導体装置を得ることができる。

次に、本願第３の発明を説明する。

まず、半導体基板上に少なくとも近接した２つ以上の溝
部形成予定部が除去されたマスク材、例えばレジストパ
ターンを形成した後、該マスク材から露出する基板部分
を前記と同様な手段で所望深さ選択エツチングして少な
くとも近接した第１の溝部を設ける。この場合、第１の
溝部は近接した２つ以上の溝部群の他に、この溝部群と
離れた基板部分に１つ以上の溝部を設ける構成にしても
よい。

つづいてマスク材を用いて基板と同導電型の不純物を第
１の溝部に所定のドーズ量でドーピングする。ひきつづ
き、マスク材の除去後、第１の溝部を含む半導体基板全
面に絶縁材料を少なくとも近接した２つ以上の溝部の開
口部の短い幅の半分以上の厚さとなるように堆積してそ
れら溝部の開口部まで絶縁材料で埋める。かかる絶縁材
料としては、例えばＳ　ｉ　０２　、　　Ｓ　ｉ３　Ｎ
、１或いはＡｌ１０３等を挙げることができ、場合によ
ってはリン硅化ガラス（ＰＳＧ）、砒素硅化ガラス（Ａ
ｓＳＧ）、ボロン硅化ガラス（ＢＳＧ）などの低温溶融
性絶縁材料を用いてもよい。このよう、な絶縁材の堆積
手段としては、例えばＣＶＤ法、スパッタ法などのＰＶ
Ｄ法等を挙げることができる。なお、絶縁材料の堆積に
先端って第１の溝部内の一部に基板と同導電型の不純物
を選択的にドーピングして基板にチャンネルストッパ領
域を形成してもよい。また、絶縁材料の堆積に先端って
第１の溝部を有する半導体基板全体、もしくは溝部の少
なくとも一部を酸化又は窒化処理して溝部が塞がれない
程度の酸化膜又は窒化膜を成長されてもよい。更に、前
述したのと同様絶縁材料の堆植後、低温溶融性絶縁材料
を形成してもよい。

次いで、半導体基板上に堆積した絶縁膜をマスク材を用
いずに第１の溝部以外の半導体基板部分が露出するまで
エツチング除去して少なくとも近接した２つの溝部内に
絶縁材料を残置させる。この工程におけるエツチング手
段としては、例えばエツチング液或いはプラズマエッチ
ャントさらにはりアクティブイオンエツチングを用いた
全面エツチング法が採用し得る。

次いで、絶縁材料が残置し、近接した２つ以上の溝部間
の半導体基板部分を選択エツチングして近接した第１の
溝部間に第２の溝部を設ける。この場合、第１の溝部に
は絶縁材料で埋め込まれ、エツチングすべき溝部間の半
導体基板は該絶縁材料に対して選択エツチング性を有す
るため、近接した２つ以上の第１の溝部が一部露出した
状態でエツチングしても第１の溝部に対しセルファライ
ンで第２の溝部を形成できる。つづいて、第２の溝部に
必要に応じて基板と同導電型の不純物をドーピングした
後、半導体基板全面に絶縁材料を第２の溝部の開口部の
短い幅の半分以上の厚さとなるように堆積する。

ここに用いる絶縁材料は前述したのと同様のものでよい
。ひきつづき、絶縁膜を半導体基板主面が露出するまで
エツチングして第２の溝部に絶縁材料を残置させ、この
溝部の両側の第１の溝部に残置した絶縁材料と一体化さ
せることにより広幅のフィールド領域を形成する。その
後、フィールド領域で分離された素子形成領域にＭＯＳ
バイポーラ等の能動素子を形成して半導体装置を製造す
る。

しかして、本発明によれば既述した（１）〜（５）の優
れた効果を有するとともに、段差を有さない任意の広幅
のフィールド領域を形成でき、ひいては高集積化、高性
能化及び高信頼性を達成した半導体装置を得ることがで
きる。

次に、本願箱４の発明の詳細な説明する。

まず、半導体基板上に溝部形成予定部が除去されたマス
ク材、例えばレジストパターンを形成した後、該マスク
材から露出する基板部分を前記と同様な手段で所望深さ
選択エツチングして第１の溝部を設ける。

つづいて、マイク材を用いて基板と同導電型の不純物を
第１の溝部のうちの少なくとも一部にＩＸ　１０１４／
　ｃｄ以上のドーズ量でドーピングする。ひきつづき、
マスク材の除去後、第１の溝部を含む半導体基板全面に
前述したのと同様で絶縁材料を堆積してそれら溝部を埋
める。

次いで、半導体基板上の絶縁膜をマスク材を用いずにエ
ツチング除去して第１の溝部内に絶縁材料を残置させる
。つづいて、絶縁膜が残置した半導体基板主面に直接も
しくは絶縁層を介して耐酸化性膜を選択的に形成する。

かかる耐酸化性膜としてはＳｉ３Ｎ４膜、ＡＮ２０３膜
等を挙げることができる。ひきつづき、耐酸化性膜をマ
スクとして第１の溝部間を選択エツチングして第２の溝
部を形成する。その後、この耐酸化性膜をマスクとして
フィールド酸化を行ない第１の溝部間を酸化膜で埋め、
前記第１の溝部に残置した絶縁膜と一体化させることに
より広幅のフィールド領域を形成する。

（実施例）次に、本発明をｎチャンネルＭＯＳＬＳＩの製造に適用
した例について図面を参照して説明する。

実施例１まず、（１００）の結晶面をもつｐ型シリコン基板ｌ。

ｌ上に光蝕刻法により溝部形成予定部が除去されたレジ
ストパターン１０２を形成した（第５図（ａ）図示）。

つづいて、レジストパターン１０２をマスクとしてシリ
コン基板１０１をリアクティブイオンエツチングにより
エツチングした。この時、第５図（ｂ）に示す如く垂直
に近い側面をもち、幅１μｍ、深さ２μｍの格子状の溝
部１０３が形成された。

ひきつづき、同レジストパターン１０２をマスクとして
基板１０１と同導電型の不純物であるボロンを加速電圧
５０ｋｅＶ　、　ドーズ量Ｉ　Ｘ　１０】６／　ｃｄの
条件でイオン注入した後、熱処理を施して溝部１０３底
部に反転防止としてのｐ十領域１０４を形成した（第５
図（ｃ）図示）。

次いで、レジストパターン１０２を除去した後、５ｉ０
２をＣＶＤ法により溝部１０３の開口部の幅（Ｓ）の半
分（０，５μｍ）以上の厚さ（０，ｆ）μｍ）となるよ
うに堆積した。この時、５ｉ０２は基板１０１及び溝部
１０３内面に徐々に堆積され、第５図（ｄ）に示す如く
溝部１０３の開口部まで十分埋めまれたＣＶＤ−９ｉ０
２膜１０５が形成された。なお、この堆積時においては
選択酸化法の如く高温、長時間の熱酸化処理が解消され
ることにより、ｐ＋領域！０４の再拡散は殆んど起きな
かった。

次いで、ＣＶＤ−３ｉ０２膜１０５を弗化アンモンで、
溝部１０３以外のシリコン基板１０１部分が露出するま
で全面エツチングした。この時基板１０１上のＣＶＤ−
３ｉ０２膜部分の膜厚分だけ除去され、第５図（ｃ）に
示す如く溝部１０３内にのみＣＶＤ−３ｉＯｚが残置し
、これによって基板１０１内に埋め込まれたフィールド
領域１０６が形成された。その後、常法に従ってフィー
ルド領域１０６で分離された島状の素子形成領域にゲー
ト酸化膜１０７を介して多結晶シリコンからなるゲート
電極１０８を形成し、砒素拡散を行なってソース、ドレ
インとしてのｎ＋領域１０９．１１０を形成した。更に
、ＣＶＤ−５ｉＯ；＋からなる居間絶縁膜１１１を堆積
し、ゲート電極１０８及びｎ＋領域１０９．１１０に対
応する層間絶縁膜ｔｘｔ部分にコンタクトホール１１２
（ゲート電極のコンタクトホールは図示せず）を開孔し
た後、全面にＡｌ１膜を蒸着し電極分離を施してソース
取出しＡ、１７電極１１３　、ドレイン取出しＡ、１７
電極１１４及びゲート取出しＡｇ電極（図示せず）を形
成してｎチャンネルＭＯ３ＬＳＩを製造した（第５図（
ｒ）図示）。

本実施例１で得られたＭＯ３ＬＳＩは、フィールド領域
１０６が溝部１０３の幅で決定されることにより、幅が
１μｍという極めて微細な面積にでき、ＬＳＩ中に占め
るフィールド領域の面積の縮小化ひいては高集積化を達
成できた。また、従来の選択酸化法で第６図の如く狭い
幅のフィールド酸化膜６を形成すると、埋込みｐ＋層と
表面のｎ゛層間距離Ｍ１　、Ｍ２が短くなり、００層間
にリーク電流が流れ易くなる傾向にあった。これに対し
て、本実施例のフィールド領域１０Ｇは第７図に示す如
く幅が狭（とも、深さが例えば２μｍと十分法いために
、ｎ＋層間の距離を十分長くでき、ｎ＋層間にリーク電
流が流れるのを防止することができた。

更に、フィールド領域ＬＯＧ形成後のシリコン基板１０
１は前記工程の第５図（ｅ）に示す如くフィールド領域
と素子形成領域の間に段差がなく平坦であるため、Ａｇ
電極１１３，１１４を形成した場合、フィールド領域と
素子形成領域間で段切れを起こすことを防止できた。

更にまた、選択酸化法のようなフィールド酸化がないた
めに、フィールド酸化膜がＳｉ３Ｎ４膜下に喰い込むと
きに生じるストレスに伴なうシリコン基板の欠陥発生を
防止できる。更に、ｐ＋領域＋０４は高濃度化でき、低
抵抗（シート抵抗で１０〜２００７口）にすることが可
能なため、基板電位のゆれ、及び場所による基板電位の
ゆれが異なるという不都合さを改善できる。

なお、上記実施例１ではシリコン基板１０１に直接レジ
ストパターン１０２を形成した後、このレジストパター
ンをマスクとして基板ｌｏｔに溝部１０３を設けたが、
第８図（ａ）に示す如く、シリコン基板ｌｏｔに絶縁膜
１１５を堆積した後、この上にレジストパターン１０２
を形成し、これをマスクとしてリアクティブイオンエツ
チングにより絶縁膜１１５をエツチングして開孔１１Ｂ
を設け、更にその下の基板１０１に溝部１０３を設ける
（第８図（ｂ）図示）工程によって行なってもよい。こ
の場合、第９図（ａ）の如くシリコン基板１０１の絶縁
膜１１５をパタニングした後、この絶縁膜をマスクとし
てリアクティブイオンエツチングを行ない溝部１０３を
形成してもよい（第９図（ｂ）図示）。

実施例２まず、第１０図（ａ）に示す如く、ｐ型シリコン基板１
０１にリアクティブイオンエツチングを用いた写？４蝕
刻法によりｖｎ口部の幅がＳ、、Ｓ２．Ｓ３と異なる３
種の溝部１０３，１０３’　、ｔｏｆ’を設けた。なお
、開口部幅の大小はＳｌくＳ２くＳ３の関係とする。

次に実施例１と同様にして溝部に不純物（ボロン）を例
えばＩ　Ｘ　１０１６／　ｃＪのシーズ量でドーピング
しｐ十領域を形成した。このとき溝部、Ｓ３は写真蝕刻
法などを用いてレジストで覆い不純物のドーピングは行
なわなかった。つづいて、５ｉ０２をＣＶＤ法により溝
部１０３″の開口部の幅（Ｓ２）の１７２より若干厚く
なるように堆積した。この時、第１０図（１＋）に示す
如く溝部１０３，１０３’にＣＶＤ−３ｉ０２膜＋０５
がその開口部まで十分埋まるが、該溝部１０３，１０３
″より開口部幅の大きい溝部１０３”にはＣＶＤ−３ｉ
０２膜１０５がその内周面にしか堆積されず凹状の窪み
部１１７が形成された。

次いで、基板１０１上のＣＶ　Ｄ　　Ｓ　ｉ　０２膜１
０５の厚さ分（略Ｓ２／２）だけ弗化アンモンでエツチ
ングしたところ、第１Ｏ図（Ｃ）に示す如く開口部の幅
がＳ、、Ｓ２の溝部１０３，１０３’　１．：　ｉ；ｔ
　ＣＶ　Ｄ　−３ｉ０２か残置され所定のフィールド領
域１０６゜１０Ｇ’カ形成さレタカ、溝部１０３１内（
７）ＣＶＤ−５ｉ０２は全て除去され凹状部となった。

こうした凹状部はその後の工程でＶＭＯ３領域等として
利用でき、フィールド領域形成後に再度凹部を作るため
の写真蝕刻工程を略くことができた。

実施例３まず、第１１図（ａ）に示す如くｐ型シリコン基板１０
１にリアクティブイオンエツチングを用いた写真蝕刻法
により開口部の幅がＳＩ　ｒ　　ｓ２＋　　ｓ。

Ｓ３と断続的に変化する溝部１０３”を設けた。なお、
溝部１０３’における開口部幅の大小はＳｌ＜３２　＜
８３の関係とする。次いでボロンをＩ　Ｘ　１０１６／
　ｃＪのドーズ量でドーピングし５ｔ０２をＣＶＤ法に
より開口部の幅（Ｓ２）のｌ／２より若干厚くなるよう
に堆積して溝部１０３”の開口部幅がＳｌ、Ｓ２の部分
にＣＶＤ−９ｉ０２膜を十分埋め込み開口部幅が８３の
部分には内周面に堆積した後基板！旧上のＣＶＤ−５ｉ
０２膜の厚さ分だけ弗化アンモンでエツチングしたとこ
ろ、第ｉｔ図（ｂ）の如く開口部は幅７＞’Ｓ１．Ｓ２
１．−ｃｖｌ）　　Ｓ　ｉ　０２膜１、０５が残置され
、同幅Ｓ、の部分が除去されて開口したフィールド領域
１０　Ｂ”が得られた。

実施例４まず、第１２図（ａ）に示す如く、ｐ型シリコン基板１
０１に互に連結する夫々間中の複数の溝部１０３＋　、
　　１０３２　、　１０３３　、　１０３４を設けた後
ｐ型不純物たとえばボロンをＩ　Ｘ　１０１６／　ｃｄ
でドーピングしｐ＋領域１０４を設け５ｉ０２をＣＶＤ
法ＩＪ。

り各溝部」０３１〜１０３４の開口部の幅の半分以上の
厚さとなるように堆積してＣＶ　Ｄ　　Ｓ　ｔ　Ｏ２膜
１０５を形成した（第１２図（ｂ）図示）。

次いで、基板１０１から溝部１０３２の一部にかかるＣ
ＶＤ−３ｉ０２膜１０５部分、溝部１０３３の一部から
溝部１０３４の一部に渡るＣ　Ｖ　Ｄ　−Ｓ　ｉ　Ｏ２
膜１０５部分及び基板＋０１上のＣＶＤ−３ｉ０２膜１
０５部分に夫々写真蝕刻法によりレジスト膜１１８１　
、　１１８２　、　１１８３で覆ッた（第１２図（ｅ）
図示）。その後、レジスト膜１１８１〜１１８３及び溝
部１０３１〜ｌ　０３　、、以外の基板１０１部分が露
出するまで弗化アンモンでエツチングしたところ第１２
図（ｄ）に示す如く溝部　１０３．内にＣＶＤ−８ｉ０
２が残置したフィールド領域１０６、溝部ψ南向に残置
したＣＶＤ−３ｔ０２と基板ｔｏｉ上に残置したＣ　Ｖ
　Ｄ　−Ｓ　ｉ　Ｏ２が一体化されて構成されたフィー
ルド領域１０Ｂ□、溝部１０３３及び１０３４１、：残
Ｋ　Ｌ　、？、：　ＣＶ　Ｄ　−Ｓ　ｉ　Ｏ２と基板１
０１上に残置したＣＶＤ−８ｉ０２が一体化されて構成
されたフィールド領域ｔｏａ２　、並びに基板１０１上
に残置されたＣＶＤ−３ｉ０２からなる広幅のフィール
ド領域１０８°°１が形成された。こうしたシリコン基
板１０１に常法に従ってＭＯＳトランジスタを複数設け
る際、基板１０１上のＣＶ　Ｄ　　Ｓ　ｉ　０２が残置
した形態のフィールド領域　１０［ｉ、、　　１００□
、ｌｏｄ’を利用して金属配線を形成することができた
。

なお実施例４でｐ＋領域１０４を設けた直後に写真蝕刻
法などで形成されたレジストパターン１１８″をマスク
としてボロンのドーピングを行なってその後の工程で形
成されるフィールド領域１０６１１０６２　　ドにｐ″
鎮域１０４を形成してもよい（第１３図（ａ）　、　（
ｂ）図示）。また、ｐ″″領域１０４“の一部を必要で
あれば、ｎ′領領域して配線層にしてもよい。

実施例５まず、ｐ型シリコン基板１０１にリアクティブイオンエ
ツチングを用いた写真蝕刻法により夫々開口部幅が同等
の３つの溝部ｔｏａ、、　　１０３２．　１０３、を設
けた後、ボロンなどをイオン注入して（１ｘ　ＩＱＩｂ
　／　ｃｄ　）　ｐ　”領域１０４を設は光蝕刻法によ
り溝部１０３２　、　１０３ｉ間の基板１０１部分が除
去されたレジストパターン１１９を形成した（第１４図
（ａ）図示）。つづいてレジストパターン１１９をマス
クとして溝部１０３２．　１０３３間の基板１０１部分
の表面をエツチングして除去部１２０を形成した後、レ
ジストパターン１１９を除去した（第１４図（ｂ）図示
）。なお、ｐ゛領域１０４はこの後に形成してもよい。

次いで、５ｉ０２をＣＶＤ法により各溝部１０３１〜１
０３３の幅の半分より若干厚くなるように堆積した。こ
の時、第１４図（ｃ）に示す如く溝部１０３、〜１０３
．　ノ開ロ部までｃＶＤ−８ｉ０２膜１０５で十分埋め
られると共に、除去部１２０に対応するＣＶＤ−８ｉ０
２膜１０５’部分が他の領域より陥没した。

次いで、第１４図（ｄ）に示す如く光蝕刻法により陥没
したＣ　Ｖ　Ｄ　−Ｓ　ｉ　Ｏ２膜１０５′部分をレジ
スト膜１２１で覆った後、レジスト膜１２１及び溝部１
０３１〜１０３３以外の基板１０１部分が露出するまで
弗化アンモンでエツチングしたところ、溝部１０３１〜
１０３３内ニＣＶＤ−５ｉ　０２　カ装置したフィール
ド領域１０６１〜１００３及び溝部１０３２　。

１０３３　（７）ＣＶＤ−Ｓ　ｉ　０２　（！：　一体
化すレ、上面カ基板１０１のレベルとなる広幅のＣＶＤ
−５ｉ０２からなるフィールド領域１００°”′が形成
された（第１４図（Ｃ）図示）。こうしたシリコン基板
１０１に常法に従ってＭＯＳｌ−ランジスタを複数設け
る際、基板１０１上のＣＶＤ−３ｉ０２からなる広幅の
フィールド領域１０　Ｂ”’を利用して金属配線等を形
成できると共に、該フィールド領域１０６１は基板１０
１と同レベルであるため配線の段切れも防止できた。

なお、第１５図に示す如くフィールド領域１０Ｂ”下の
基板領域に拡散配線層としてのｎ＋領域１０４ａを形成
してもよい。

実施例６まず、（１００）の結晶面をもつｐ型シリコン基板２０
１上に光蝕刻により溝部形成予定部が除去されたレジス
トパターン２０２を形成した（第１６図（ａ）図示）。

つづいて、レジストパターン２０２をマスクとしてシリ
コン基板２０１をリアクティブイオンエツチングにより
エツチングした。この時、第１６図（ｂ）に示す如く、
垂直に近い側面をもつ複数の第１の溝部２０３１〜２０
３５が形成された。なお、溝部２０３１は幅１．５μｍ
、深さ２μｍの寸法をなし、他の溝部とは十分離れて設
けた。−刃溝部２０３２〜２０３５はそれぞれ幅１μｍ
、深さ２μｍの寸法をなし、互に１μｍの間隔をあけて
近接して設けた。ひきつづき、同レジストパターン２０
２をマスクとして基板２０１と同導電型の不純物である
ボロンを加速電圧５０ＫｅＶ　−ドーズｆｆ１ｌＸＩＯ
＋６／　ｃｄの条件でイオン注入した後、熱処理を施し
て溝部２０３１〜２０３５底部に反転防止層としてのｐ
１領域２０４を形成した（ｉｌＧ図（ｅ）図示）。

次いで、レジストパターン２０２を除去した後、５ｉ０
２をＣＶＤ法により溝部２０３１の開口部幅の半分（０
，７５μｍ）以上の厚さ（１，０μｍ）となるように堆
積した。この時、５１０２は基板２０１上及び溝部２０
３１〜２０３５内面に徐々に堆積され、第１６図（ｄ）
に示す如く溝部２０３１〜２０３５の開口部まで十分埋
め込まれたＣ　Ｖ　Ｄ　−Ｓ　ｉ　Ｏ２膜２０５が形成
された。なお、この堆積時においては選択酸化法の如く
高温、長時間の熱処理が解消されることにより、ｐ＋領
域２０４の再拡散は殆んど起きなかった。

次イテ、ＣＶＤ−９ｉ０２膜２０５を弗化アンモンでシ
リコン基板２０１主面が露出するまで全面エツチングし
た。この時、基板２０１上のＣＶＤ−５ｉ０２膜部分の
膜厚骨だけ除去され、第１６図（ｅ）に示す如く第１の
溝部２０３１〜２０３５内にのミＣＶＤ−５ｉ　０２２
０５が残置した。

次いで、互に近接して設けられた第１の溝部２０３２〜
２０３５の両端の溝部２０３□〜２０３．の残存ＣＶＤ
−５ｉ０２２０５’上の一部から該溝部間の領域以外を
レジスト膜２０６で覆った後、リアクティブイオンエツ
チングを施した。この時、第１６図（ｒ）に示すように
レジスト膜２０Ｂから露出した溝部２０３２〜２０３５
間のシリコン基板２０１部分が選択的に除去され垂直に
近い側面をもち、幅１μｍ１高さ２μｍの３つの第２の
溝部２０７１〜２０７３が形成された。ひきつづき、前
記レジスト膜２０６をマスクして基板２０１と同導電型
の不純物であるボロンを加速電圧５０ＫｅＶ、ドーズ量
Ｉ　Ｘ　１０”　／ｃｄの条件でイオン注入した後、熱
処理を施して前記第２の溝部２０７１〜２０７３の底部
に反転防止層としてのｐ１領域２０４゛を形成した（第
１６図（ｇ）図示）次いで、レジスト膜２０Ｇを除去し
た後、５ｉ０２をＣＶＤ法ニより溝部２０７１〜２０７
３　（７）開口部幅の半分（０，５μｍ）以上の厚さ（
０，８μｍ）となるように堆積した。この時、５ｉ０２
は基板２０１上及び第２の溝部２０７１〜２ｏ７３内面
に徐々に堆積され、第１６図（ｈ）に示す如く第２の溝
部２０７１〜２０７３の開口部まで十分埋め込まれたＣ
ＶＤ−３ｉ０２膜２０８が形成された。なお、このＣＶ
Ｄ過程で第１の溝部２０３２〜２０３５底部のｐ＋領域
２０４と第２の溝部２０７１〜２０７３底部のｐ゛領域
２０νが一体化されて広幅のｐ＋領域２０４゛が形成さ
れた。

次イテ、ＣＶＤ−５ｉ０２膜２０８を弗化アンモンで、
シリコン基板２０１主面が露出するまで全面エツチング
した。この時、第１８図（１）に示す如く基板２０１上
のＣＶＤ−５ｉ０２膜部分の膜厚分だケ除去すレ、ｍ　
２　（７）溝Ｎ２０７１〜２０７３１：　ＣＶ　ＤＳ　
ｉ　０２２０８°ｌが残置し、コノ溝部２０７〜２０７
３両側の第１の溝部２０３２〜２ｏ３５に残置したＣ　
ＶＤ　−Ｓ　ｉ　０２２０５’と一体化されることによ
り広幅（７ｐ　ｍ　）のフィールド領域２０９が形成さ
れた。なお、第１の溝部２０３．に残置したＣＶＤ５ｉ
０２２０５°は幅１．５μｍのフィ−ルド領域２０９″
として利用される。その後、狭いフィールド領域２０９
′と広幅のフィールド領域２０９で分離された島状の素
子形成領域にゲート酸化膜２１０を介して多結晶シリコ
ンからなるゲート電極２１１を形成し、砒素拡散を行な
って、ソース、ドレインとしてのｎ＋領域２１２　、２
１３を形成した。更に、ＣＶＤ−５ｉ０２からなる層間
絶縁膜２１４を堆積し、ゲート電極２１１及びｎ＋領域
２１２　、２１３に対応する層間絶縁膜２１４部分にコ
ンタクトホール２１５（ゲート電極のコンタクトホール
は図示せず）を開孔した後、全面にＡｌ膜を真空蒸着し
、電極分離を施してソース取出しＡ１１！極２１１３　
、ドレイン取出しＡｇ電極２１７及びゲート取出しＡｆ
１％極（図示せず）を形成してｎチャンネルＭＯＳ　−
ＬＳＩを製造した（第１６図（ｊ）図示）。

本実施例６で得たＭＯＳＬＳＩは狭い幅のフィールド領
域２０９′と広幅のフィールド領域２０９を有すると共
に、フィールド領域２０９　、２０９’形成後のシリコ
ン基板２（１１は前記工程の第１８図（］）に示す如く
、フィールド領域と素子形成領域の間に段差がな（平坦
であるため、ｌ電極２１８　、２１７を形成した場合、
フィールド領域と素子形成領域間で段切れなどに対し有
利な構造となっている。また、埋め込み拡散領域として
のｐ＋領域２０４　、２０４”は溝部２０３１．２０３
２〜２０３　ｓ　、　２０７１〜２０７３底部に存在す
るため、素子形成領域まで拡散することなく、ＬＳＩの
集積化に大いに貢献した。

サテ、本実ｈ　例テＧＥＬ　ＣＶ　Ｄ　−Ｓ　ｉ　Ｏ２
膜２０５．２０８下の両者の部分にｐ“領域を設けたが
、少なくともどちらか一方だけｐ１領域であればよい（
第１７図（ａ）、（ｂ）図示）。更にＣＶＤ−３ｉ０２
膜２０５′下又は２０８′下の全領域でなく、極く一部
の領域がｐ＋領領域あってもよい。また、ＣＶＤ−３ｉ
０２膜２０５′、２０８′の下のどちらか一方だけがｐ
＋領領域あってもよいし、更にＣＶＤ−５ｉＯ□膜２０
５′、２０８′に関係なく写Ａ蝕刻法などを用いること
により、ｐ＋領領域ｎ＋領領域配線層）が混在していて
もよい。特に第１８図に示すようにフィールドの端の部
分はｐ＋層２０４、フィールドの中央部はｎ４層２０４
ａとすればフィールドの反転防止に対しても余裕ができ
る。又本実施例６において半導体基板に第１の溝部又は
第２の溝部を設けた後に半導体基板全面もしくは少なく
とも溝部の一部を酸化膜又は窒化膜を成長させてもよい
。この場合不純物のドーピングは酸化膜又は窒化膜の形
成前に行なってもよいし形成後に行なってもよい。

本実施例６において少なくとも第１の溝部を設けた半導
体基板に絶縁材を堆積後、又は第２の溝部を設けた半導
体基板に絶縁材料を堆積後、絶縁膜の全体もしくは一部
の表層に低温溶融化物質をドーピングし、しかる後に絶
縁膜のドーピング層を溶融させてもよい。

更に、本実施例６において少なくとも第１の溝部を設け
た半導体基板に絶縁材料を堆積後又は第２の溝部を設け
た同基板に絶縁材料を堆積後、絶縁膜の全体もしくは一
部の上に低温溶融性絶縁膜を堆積し、しかる後これを溶
融化せしめてもよい。

実施例７まず、シリコン基板（ｐ型、結晶方位：　（１００）　
）３０１に写真蝕刻法などを用いてレレジスト膜３０２
のパターニングを行なう（第１９図（ａ）図示）。

レジストパターン３０２をマスクとして、エツチングを
行ない、垂直又は垂直に近い側面をもった幅の狭い溝＃
３０３を形成する。この溝部３０３の深さは、例えば２
μｍとする。また、エツチングの方法は、イオンエツチ
ングやりアクティブイオンエツチングであってもよい（
第１９図（ｂ）図示）。

次いで、レジストパターン３０２をマスクとして例えば
ボロンを加速電圧５０ｋｅＶ　、　　ドーピング量ＩＸ
　１０１６／　ｃｄの条件でイオン注入し、溝部３０３
の底部にｐ゛領域反転防止層）３０４を形成する（第１
９図（Ｃ）図示）。レジストパターン３０２を剥離した
後、溝部３０３）幅の半分以上の膜厚（例えば溝部３０
３の幅が１．０μｍのときは０．５μｍ以上の膜厚とし
て例えば０．６−μｍ）の絶縁膜（例えばＣＶＤ−３ｉ
Ｏ□膜またはＳｉ３Ｎ４膜）３０５を堆積し溝部３０３
を埋める（第１９図（ｄ）図示）。絶縁膜Ｗダをシリコ
ン基板３０１が露出するまでエツチングする。これによ
り溝部３０３部にのみ埋め込みフィルド絶縁膜３０５＋
　、　　３０５２　、　３０５３が残る（２１９図（ｃ
）図示）。

次いで、シリコン基板３０１上に薄い絶縁膜（例えば５
００人の熱酸化膜）３０Ｇを形成し、この絶縁膜３０６
上に耐酸化性膜（例えば３０００人のＳｉ３Ｎ４膜）３
０７を堆積する（第１９図（ｆ）図示）。写真蝕刻法を
用いて埋め込みフィールド絶縁膜３０５１〜３０５３上
に境界の全部又は一部が来るようにレジスト膜３０８を
パターニングする。そして、このレジスト膜３０８をマ
スクにして耐酸化性膜３０７をエツチングし、薄い絶縁
膜３０６をエツチングし、さらにシリコン基板３０１を
エツチングし溝部３０９を形成する。このシリコン基板
３０１をエツチングするとぎには、埋め込みフィールド
絶縁膜３０５１〜３０５３が全くエツチングされないか
、又は殆んどエツチングされないようにする（第１９図
（ｇ）図示）。なお、薄い絶縁膜３０６又はシリコン基
板３０１をエツチングする前にレジスト膜３０８を剥離
してその後のエツチングは耐酸化性膜３０７をマスクに
して行なってもよい。また、シリコン基板３０１のエツ
チング深さは後の酸化条件などによっても食えるが、こ
こでは例えば５０００人とする。

次いで、レジストパターン３０８（前記工程でレジスト
パターン３０８を剥離した場合は耐酸化性膜３０７）を
マスクにして例えば砒素又は燐を加速電圧５０ｋｅＶ　
、　　ドーズｆｆ１ｌＸｌｏ１６／ｃ−でイオン注入し
溝部３０９の底部に０１領域３１０を形成する（ｉｌＱ
図（ｈ）図示）。つづいて、レジストパターン３０８を
剥離した後、耐酸化性膜３０７をマスクとしてフィール
ド酸化を行ない、埋め込みフィールド絶縁膜３０５　＋
　、　３０５２の間にフィールド酸化膜３１１を例えば
膜厚１μｍで形成し、幅の広いフィールド絶縁膜を形成
する。ここで、シリコン基板３０１のエツチング深さの
２倍のフィールド酸化ＪＩＩ　３１１を形成すれば、素
子形成領域と平坦な幅の広いフィルド絶縁領域を形成す
ることができる（第１９図（ｉ）図示）。この時、埋め
込みフィールド絶縁膜３０５　、　、３０５２としてＳ
ｉ３Ｎ４膜などを用いれば、フィールド酸化時における
フィールド酸化膜３１１の横方向への喰い込み（バード
ビーク）は原理的に全（生じないし、また埋め込みフィ
ールド絶縁膜３０５２　、３０５　ｑとして５ｉ０２膜
を用いた場合もバードビークは殆んど問題とならない。

次いで、耐酸化性膜３０７及びその下の薄い絶縁＠　３
０８をエツチング除去する（第１９図（ｊ）図示）。

最後に、ゲート酸化膜３１２、ゲート電極（例えば多結
晶シリコン）３１３を設は例えば砒素を拡散してソース
、ドレインとなるｎ＋領域３１４　、３１５を形成し、
層間絶縁膜（例えばＣＶＤ−３ｉＯ−２膜）３１６を堆
積し、コンタクトホール３１７を開け、例えばＡｌｌの
配線３１８　、３１９を施し、ＬＩＳの主要な工程を終
える（第１９図（ｋ）図示）。

以上のような工程を用いることにより、前述の選択酸化
法を用いた場合の種々の欠点を克服することができると
共に、埋め込み拡散層を下に有する段差を有しない任意
の幅のフィールド絶縁領域を形成することが可能となる
。従って、ＬＳＩの高集積化及び高性能化に大いに貢献
することができる。

ここでｎ＋層と２１層の関係は第２０図のようにフィー
ルド酸化膜３１１の下もｐ＋層３０４′にしてもよいし
・、逆に第２１図のようにフィールド酸化膜３１１下の
みｐ＋層３０４′とし、他は００層３０４ａなどフィー
ルドの下のどこか一部がｐ゛層であればどのような組合
わせでもよい。

なおシリコン基板３０１に溝部３０３を形成する場合、
第１９図（ａ）〜（ｋ）に示した実施例ではレジスト膜
３０２をマスクにして開いたが、これは写真蝕刻法を行
なう前にシリコン基板３０１に絶縁ｐｌ！（例えば５ｉ
０２膜）３２０を成長させ、その後写真蝕刻法を用いレ
ジスト膜３２１をマスクにして絶縁膜３２０、及びシリ
コン基板３０１をエツチングして溝部３０３″を形成し
てもよい（第２２図図示）。

また、この絶縁膜３２０をパターニングした（第２３図
（ａ）図示）後、この絶縁膜３２０をマスクにしてエツ
チングを行ない、溝部３０３を形成してもよい（第２３
図（ｂ）図示）。

更に、溝部３０３に絶縁膜３０５を埋め込む前に予め溝
部３０３の内部に絶縁膜３２２を成長させておいてもよ
い（第２４図図示）。この絶縁膜３２２は、例えばシリ
コン基板３０１を酸化して形成してもよいし、ＣＶＤ膜
などを堆積してもよい。なお、この時のＦｊ部３０３の
開口部の幅は絶縁膜３２２の膜厚の２倍分だけ狭くなっ
ている。

絶縁膜３０４をエツチングして溝部３０３にのみ埋め込
みフィールド絶縁膜３０５．〜３０５３を残すとき、こ
のフィールド絶縁膜３０５１〜３０Ｂ３がシリコン基板
３０１の表面から落ち込むような構造をとってもよい。

第１９図（ａ）〜（ｋ）に示した実施例では、耐酸化性
膜３０７を堆積してから写真蝕刻法を用い耐酸化性膜３
０７及びシリコン基板３０１をエツチングしたが、始め
にシリコン基板３０１をエツチングして溝部３０９を設
け、後で耐酸化性膜３０７を堆積し、写真蝕刻法を用い
て溝部３０９部の耐酸化性膜３０７をエツチングした後
でフィールド酸化を行なってもよい。

第１９図（ａ）〜（ｋ）に示した実施例では、耐酸化性
膜３０７をエツチングした後シリコン基板３０１をエツ
チングして溝部３０９を設けてからフィールド酸化を行
なっていたが、耐酸化性膜３０７をエツチングした後シ
リコン基板３０３をエツチングせずにフィールド酸化を
行なってもよい（第２５図（ａ）。

（ｂ）図示）。この時、絶縁膜３０６は必ずしも堆積し
なくてもよい。また、絶縁膜３０６が５ｉ０２膜のよう
に基板上に残置されても下の基板（例えばシリコン基板
３０１）がフィールド酸化時に酸化されるものであれば
、第２５図（ａ）に示すようにではなく、薄い絶縁膜３
０Ｂをエツチングせずにフィールド酸化を行なってもよ
い。

また、第２５図（ｂ）の後耐酸化性膜３０７をマスクと
してフィールド酸化膜ａｌｌをエツチングして平坦な構
造としてもよい（第２６図図示）。この場合、シリコン
基板３０１をエツチングせずにフィールド酸化を行なっ
たもののみならず、シリコン基板３０１をエツチングし
てフィールド酸化を行なったものについても適用される
。これは、シリコン基板３０１をエツチングしたにもか
かわらず、フィールド酸化膜３１１が厚くつきシリコン
基板３０１表面より上に出て平坦性が損なわれている場
合に有効である。

なお、以上の実施例１〜７では基板と同導電型の不純物
のドーピングをイオン注入を基板３０１に対しほぼ垂直
に行なっていたが、第２７図に示すようにイオン注入を
斜めに打つことにより溝部３０３の側面にもｐ＋領域３
０４　’を形成してもよく、またこれをイオン注入でな
く拡散法によって行なってもよい。

また、以上の実施例では溝は垂直又は垂直に近いものを
用いたが、必ずしもこれにかぎらず側面が傾斜角θを有
する溝部４０３を形成してもよい（第２８図（ａ）　、
　（ｂ）図示）、このとき堆積すべき絶縁膜４０５の厚
さは溝の開口部の巾をａとすれば［ａｃｏｔ（θ／２）
］　／２以上となる。この場合、底部が平坦で側面が傾
斜した溝部を用いてもよい。

更に第２９図（ａ）を示すように基板５０１上の絶縁膜
５０２をエツチングするときに必ずしも基板５０１が露
出するまでエツチングする必要はなく同図（ｂ）に示す
ように絶縁膜５０２″を残してゲート膜２層間絶縁膜な
どあるいはその一部として使用してもよい。

その他、第３０図（ａ＞に示すように基板５０１上のマ
スク材５０４をマスクとして基板５０１に溝部５０３を
設けたときにはこのマスクを残しておいて絶縁膜５０２
を堆積し、次に絶縁膜５０２をエツチングするときマス
ク材５０４が残るようにしてもよい（第３０図（ｂ）図
示）。

［発明の効果］以上詳述した如く、本発明によれば新規な素子分離方式
の確立により高集積化と高性能化を達成したＭＯＳＬＳ
Ｉ等の半導体装置を製造し得る方法を提供できる。

【図面の簡単な説明】

第１図（ａ）〜（「）は従来の選択酸化法を採用したｎ
チトンネルＭＯ５ＬＳＩの製造工程を示す断面図、第２
図は前記工程の選択酸化後の半導体基板状態を示す拡大
断面図、第３図（ａ）　、　（ｂ）は従来の選択酸化法
の問題点を説明するための断面図、第４図は従来の選択
酸化法を用いた場合に発生する基数電位のゆれを説明す
るための断面図、第５図（ａ）〜（ｒ）は本発明の実施
例１におけるｎチャンネルＭＯ８ＬＳＩの製造工程を示
す断面図、第６図、第７図は従来法及び実施例１で形成
したフィールド領域で分離された素子間の長さ変化を示
す断面図、第８図（ａ）　、　（ｂ）　、第９図（ａ）
。（ｂ）、は夫々本発明の実施例１の変形例を示す溝部形
成までの工程の断面図、第１Ｏ図（ａ）〜（Ｃ）は本発
明の実施例２におけるＭＯＳＬＳＩのフィールド領域形
成工程を示す断面図、第１１図（ａ）　、　（ｂ）は本
発明の実施例３におけるＭＯＳＬＳＩのフィールド領域
形成工程を示す平面図、第１２図（ａ）〜（ｄ）は本発
明の実施例４におけるＭＯＳＬＳＩのフィールド領域形
成工程を示す断面図、第１３図（ａ）　、　（ｂ）は実
施例４の変形例であるフィールド領域形成工程を示す断
面図、第１４図（ａ）〜（ｅ）は本発明の実施例５にお
けるＭＯＳＬＳＩのフィールド領域形成工程を示す断面
図、第１５図は実施例５の変形例であるフィールド領域
形成後の状態を示す断面図、第１６図（ａ）〜（ｊ）は
本発明の実施例６におけるＭＯＳＬＳＩの製造工程を示
す断面図、第１７図（ａ）　、　（ｂ）　、第１８図は
夫々実施例６の変形例であるフィールド領域形成後の状
態を示す断面図、第１９図＜ａ）〜（に）は本発明の実
施例７におけるＭＯＳＬＳＩの製造工程を示す断面図、
第２０図。第２１図は夫々実施例７の変形例であるフィールド領域
形成後の状態を示す断面図、第２２図、第２３図（ａ）
　、　（ｂ）は前記実施例７の溝部形成の変形例を示す
断面図、第２４図は実施例７の更に他の変形例を示す断
面図、第２５図（ａ）　、　　（ｂ）　、第２６図は夫
々前記実施例７のフィー・ルド領域形成の変形例を示す
断面図、第２７図、第２８図（ａ）　、　（ｂ）　、第
２９図（ａ）　、　（１１）　、第３０図（ａ）　、　
（ｂ）は夫々本発明の他の実施例を示すフィールド領域
形成工程を示す断面図である。１０１．２０１，３０１，４０１，５０１・・・半導体
基板、１０３゜１０３＋　＋　　〜　１０３４．　２０
３．〜２０３５．　３０３．４０３．５０３・・・溝部
、ｌ　０４．２０４．２０４’　、　２０４”　、　２
０４”’、　３０４．３０４’・・・ｐ＋領領域反転防
止層）　、１０４ａ、２０４ａ、３０４ａ・・・ｎ＋領
領域配線層）　　１０５，２０５，３０５・・・ＣＶＤ
−ＪＤｒ。５ｉ０２膜、１００．　ｌＯＧ＋　、１００；＋　、１
０［ｉ−，２０９，２０９’　、汐幽〜３０５．　、３
１１・・・フィールド領域、１０８，２１１゜３１３・
・・ゲート７代極、１０９，２１２，３１４・・・ｎ＋
ソース領域、１１０，２１３，３１５−・−ｎ　”型ド
レイン領域、１１３゜１１４．２１８，２１７，３１８
，３１９　＝−Ａ　ｒＩ配線。第図第図第５図第５図第６図第図第】０図第８図第９図（ａ）（ｂ）第７１図第１４図第１４図第１５図第１７図３０ム第２２図第２３図ツー、　２４図第２０図第２Ｓ図第２６図第２７図第２９図

Claims

【特許請求の範囲】

（１）半導体基板の所望部分に垂直もしくは垂直に近い
側面を有する第１の溝部を少なくとも２つ以上近接して
設ける工程と、少なくとも１つの溝部内に基板と同導電
型の不純物を１×１０＾１＾４／ｃｍ＾２以上ドーズ量
でドーピングして不純物領域を形成する工程と、第１の
溝部を含む半導体基板全面に絶縁材料を少なくとも前記
近接した２つ以上の溝部の開口部の短い幅の半分以上の
厚さとなるように堆積する工程と、この絶縁膜を半導体
基板主面が露出するまでエッチングして少なくとも近接
した２つ以上の溝部内に絶縁材料を残置させる工程と、
絶縁材料が残置し、近接した２つ以上の溝部間の半導体
基板部分を選択エッチングして第２の溝部を設ける工程
と、半導体基板全面に絶縁材料を第２の溝部の開口部の
短い幅の半分以上の厚さとなるように堆積する工程と、
この絶縁膜を半導体基板主面が露出するまでエッチング
して第２の溝部に絶縁材料を残置させ、この溝部の両側
の第１の溝部に残置した絶縁材料と一体化させることに
より広幅のフィールド領域を形成する工程とを具備した
ことを特徴とする半導体装置の製造方法。
（２）不純物のドーピングを第２の溝部の形成直後に行
なうことを特徴とする特許請求の範囲第１項記載の半導
体装置の製造方法。
（３）不純物のドーピングを第１の溝部の形成後の他に
第２の溝部の形成直後にも行なうことを特徴とする特許
請求の範囲第１項記載の半導体装置の製造方法。
（４）少なくとも半導体基板に第１の溝部を設けた後、
又は第２の溝部を設けた後に、半導体基板全面もしくは
少なくとも、溝部の一部を酸化又は窒化処理して溝部が
塞がれない程度の酸化膜又は窒化膜を成長せしめること
を特徴とする特許請求の範囲第１項乃至第３項いずれか
記載の半導体装置の製造方法。
（５）少なくとも半導体基板と同導電型の不純物をドー
ピングした後、第１、第２の溝部の少なくとも一方の一
部を酸化又は窒化処理して溝部が塞がれない程度の酸化
膜又は窒化膜を成長せしめることを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。
（６）少なくとも第１の溝部を設けた半導体基板に絶縁
材料を堆積後、又は第２の溝部を設けた半導体基板に絶
縁材料を堆積後、絶縁膜の全体もしくは一部の表層に低
温溶融化物質をドーピングし、しかる後に絶縁膜のドー
ピング層を溶融化せしめることを特徴とする特許請求の
範囲第１項乃至第５項いずれか記載の半導体装置の製造
方法。
（７）少なくとも第１の溝部を設けた半導体基板に絶縁
材料を堆積後、又は第２の溝部を設けた同基板に絶縁材
料を堆積後、絶縁膜の全体もしくは一部の上に低温融性
絶縁膜を堆積し、しかる後これを溶融化せしめることを
特徴とする特許請求の範囲第１項乃至第５項いずれか記
載の半導体装置の製造方法。