JPH02162421A - 命令デコード方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ 本発明は、情報処理装置における命令デコード方式に関
する。

［従来の技術］ 情報処理装置は、その機能を満足するために、各種の処
理を行う「命令」を備えている。命令の機能を規定する
命令語は、一般に、演算の種類等を指定する命令コード
部と、演算に使用するオペランドの指定をするオペラン
ド指定部とから成っている。

情報処理装置の命令アーキテクチャは、それが決定され
たときからずっと不変というわけではなく、機能／性能
の改滲要求に基づいて変更されていくことが常である。

アーキテクチャの変更においては、既存のソフトウェア
資産を有効に利用するために、従来アーキテクチャとの
互換性を保つことが一つの重要な条件となる。

従って、従来機能の命令はそのままの形で残し、新機能
の命令は新たに追加定義していくという方法を採用する
場合が多い。即ち、命令コード部の未定義コードのとこ
ろに対して新命令を定義していくわけである。

ところで、アーキテクチャの変更を重ねるうちに、命令
コード部で指定可能な種類（たとえば、１バイトつまり
８ビツトの命令コード部なら２５６ＦＩｆ類）以上の命
令をサポートする必要性が生じた場合、従来とられてい
る方法は、命令コード部の拡張部分を定義するという方
法がある。これは、命令コード部で特定のコードを指定
したときは、さらに別に設けられた拡張命令コード部に
より命令機能が定義されるものである。この拡張命令コ
ード部は、基本的な命令語の直後に付加されて命令語の
一部として取扱われたり、あるいは一定のルールで計算
されるアドレスに格納されていたり、または特定のレジ
スタに格納されていたりする。

［発明が解決しようとする課題］ しかしながら、上記のような方法だと、命令コードの判
定が１回では済まず、２段階以上の手順が必要となり、
ハードウェアのつくりも複雑となる。即ち、機能／性能
を改善すべく追加する命令が、その命令コード判定のた
めの実行時間上のハンディキャップを負っていることと
なる。

そこで、本発明の技術的課題は、上記欠点に鑑み、新規
機能等を追加しても、その余分な性能遅れを生じさせる
ことのない命令デコード方式を提供することである。

［課題を解決するための手段］ 本発明によれば、実行する命令の格納されているアドレ
ス（又はセグメントベースアドレス）を保持する命令カ
ウンタ（又は命令セグメントレジスタ）と、前記命令カ
ウンタ（又は命令セグメントレジスタ）に保持されてい
るアドレス値（又はベースアドレス値）を判定する命令
アドレス判定手段（又はセグメントアドレス判定手段）
とを有し、前記命令アドレス判定手段（又はセグメント
アドレス判定手段）により判別される少く・とも２つ以
上の排他的に分割されたプログラム領域のそれぞれに対
応して、所定の命令コードを有する命令語により実行す
る処理の内容を、異なったものとして定義可能としたこ
とを特徴とする命令デコード方式が得られる。

即ち、本発明は、前記アドレス値が複数のプログラム領
域のどれに対応するものかを前記命令アドレス判定手段
により判定し、その判定結果により、所定の命令コード
を有する命令語により実行する複数の処理の内容を選択
し、実行させるものである。

［実施例］ 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の情報処理装置のブロック図
である。命令カウンタ（命令セグメントレジスタ）１は
実行する命令の格納されているアドレス（セグメントの
ベースアドレス）を保持している。演算実行制御部２は
、命令レジスタ３の内容に従って演算を行い、またメモ
リリクエスト制御部４に対する命令／オペランドのフェ
ッチ／ストアの指示も行う。命令レジスタ３の命令コー
ド部出力は、命令デコーダ５Ａ及び５Ｂによりデコード
され、２種類のデコード信号のうちのいずれか一方がデ
コード信号セレクタ６により選択されて、演算実行制御
部２へ送られる。

デコード信号セレクタ６の切換指示は、命令カウンタ比
較レジスタ（セグメントベース比較レジスタ）７．比較
器８．デコード制御フラグ９．及びＡＮＤ　（論理積）
ゲート１０によりなされる。

命令カウンタ比較レジスタ（セグメントベース比較レジ
スタ）７は、ソフトウェアにより任意の値を設定するこ
とが可能で、この値が命令カウンタ（命令セグメントレ
ジスタ）１に入っている値と比較される。命令カウンタ
（命令セグメントレジスタ）１の値が前記設定値より大
きく、かつデコ−ド制御フラグ９が“１″にセットされ
ている場合に限って、ＡＮＤゲート１０の出力が“１”
となり、デコード信号セレクタ６では命令デコーダ５Ｂ
のデコード結果が選ばれ、それ以外の場合は、命令デコ
ーダ５Ａのデコード結果が選ばれる。なおデコード制御
フラグ９は、ソフトウェアにより任意にセット／リセッ
トが可能となっている。

本実施例の情報処理装置により、命令アーキテクチャの
拡張の為の新規命令追加時に、命令コードの割当て制限
が大幅に緩和される。すなわち、既に使用されている命
令コードであっても、命令を格納する領域を指定するこ
とにより、まったく別の動作をする命令として定義出来
る。しかも、この場合、命令語の命令コード指定フィー
ルドを直接拡張するわけではないので、命令のフェッチ
やデコードに際して、ハードウェア上の余分な処理時間
は必要無い。またソフトウェアから見ても、命令カウン
タ比較レジスタ７及びデコード制御フラグ９は随時、任
意に変更出来るので、新規機能を盛込んだプログラミン
グが容易に実現可能である。

なお本実施例の説明では簡単のために命令カウンタ（命
令セグメントレジスタ）との比較用レジスタ７を１個だ
けとしたが、これを２個以上とすることも勿論可能であ
り、この場合プログラム領域を３つ以上に分割したうえ
で３種類以上の命令デコードをサポート出来ることとな
る。

［発明の効果］ 以上説明したように、本発明は、実行される命令の命令
カウンタの値により命令コード部の意味を異なるものと
してデコードすることを可能としたことにより、既存機
能との互換性を保ちながら、しかも新規機能を余分な性
能遅れ等を生じさせずに追加できるという効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の情報処理装置のブロック図
である。 １・・・命令カウンタ（又は命令セグメントレジスタ）
、２・・・演算実行制御部、３・・・命令レジスタ、４
・・・メモリリクエスト制御部、５・・・命令デコーダ
、６・・・デコーダ信号セレクタ、７・・・命令カウン
タ比較レジスタ（又はセグメントベース比較レジスタ）
、８・・・比較器、９・・・デコード制御フラグ、１０
・・・ＡＮＤゲート。

Claims (1)

1. 【特許請求の範囲】 １）実行する命令の格納されてるアドレスを保持する命
   令カウンタと、前記命令カウンタに保持されているアド
   レス値を判定する命令アドレス判定手段とを有し、 前記命令アドレス判定手段により判別される少くとも２
   つ以上の排他的に分割されたプムグラム領域のそれぞれ
   に対応して、所定の命令コードを有する命令語により実
   行する処理の内容を、異なったものとして定義可能とし
   たことを特徴とする命令デコード方式。 ２）実行する命令の格納されているセグメントベースア
   ドレスを保持する命令セグメントレジスタと、前記命令
   セグメントレジスタに保持されているベースアドレス値
   を判定するセグメントアドレス判定手段とを有し、前記
   セグメントアドレス判定手段により判別される少くとも
   ２つ以上の排他的に分割されたプログラム領域のそれぞ
   れに対応して、所定の命令コードを有する命令語により
   実行する処理の内容を、異なったものとして定義可能と
   したことを特徴とする命令デコード方式。