JPH02162442A - 読出し禁止機能付メモリ - Google Patents
読出し禁止機能付メモリInfo
- Publication number
- JPH02162442A JPH02162442A JP63317295A JP31729588A JPH02162442A JP H02162442 A JPH02162442 A JP H02162442A JP 63317295 A JP63317295 A JP 63317295A JP 31729588 A JP31729588 A JP 31729588A JP H02162442 A JPH02162442 A JP H02162442A
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- JP
- Japan
- Prior art keywords
- memory
- gate
- data
- timer
- ffs
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000015654 memory Effects 0.000 title claims abstract description 36
- 230000006870 function Effects 0.000 title claims abstract description 9
- 230000002401 inhibitory effect Effects 0.000 title abstract 2
- 230000005764 inhibitory process Effects 0.000 abstract description 2
- 239000013256 coordination polymer Substances 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000005540 biological transmission Effects 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
Landscapes
- Storage Device Security (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
１五圀１
本発明はメモリに関し、特に記憶内容の読出しを防止す
る読出し禁止機能付メモリに関する。
る読出し禁止機能付メモリに関する。
丸木肱蒼
従来、情報処理装置等に使用されるメモリは読出したデ
ータが記憶されているアドレスを指定するだけでそのデ
ータを読出すことができる構成となったいた。したがっ
て、第三者でも簡単にメモリの内容を読出すことができ
た。
ータが記憶されているアドレスを指定するだけでそのデ
ータを読出すことができる構成となったいた。したがっ
て、第三者でも簡単にメモリの内容を読出すことができ
た。
そのため、メモリ内に機密データが記憶されている場合
にも第三者にその機密データが漏洩し易く、秘密が保持
できないという欠点があった。
にも第三者にその機密データが漏洩し易く、秘密が保持
できないという欠点があった。
１匪Ω１漕
本発明の目的は、内部に記憶されたデータが第三者に漏
洩し難い読出し禁止機能付メモリを提供することである
。
洩し難い読出し禁止機能付メモリを提供することである
。
九匪五里基
本発明による読出し禁止機能付メモリは、外部から入力
されるアドレス情報に応じた記憶内容を外部に送出する
記憶手段と、前記記憶内容の外部への送出を禁止する禁
止手段と、前記アドレス情報が予め定められた順序で変
化をしたときにのみ前記禁止手段による禁止を解除する
解除手段とを有することを特徴とする。
されるアドレス情報に応じた記憶内容を外部に送出する
記憶手段と、前記記憶内容の外部への送出を禁止する禁
止手段と、前記アドレス情報が予め定められた順序で変
化をしたときにのみ前記禁止手段による禁止を解除する
解除手段とを有することを特徴とする。
火良り
以下、図面を用いて本発明の詳細な説明する。
第１図は本発明による読出し禁止機能付メモリの構成を
示すブロック図である０図において、本発明の一実施例
による読出し禁止機能付メモリは、メモリ部６と、デコ
ーダ１と、フリヅプフロップ回（以下、ＦＦと略す）２
．３及び４と、ゲート５と、タイマ７とを１チツプ内に
含んで構成されている。
示すブロック図である０図において、本発明の一実施例
による読出し禁止機能付メモリは、メモリ部６と、デコ
ーダ１と、フリヅプフロップ回（以下、ＦＦと略す）２
．３及び４と、ゲート５と、タイマ７とを１チツプ内に
含んで構成されている。
デコーダ１はアドレスバス８を介して端子ＳＯ〜Ｓ２に
入力されるアドレス信号を予め定められたデコード条件
に従ってデコードして出力端子ＦＯ〜Ｆ７に出力するも
のである。
入力されるアドレス信号を予め定められたデコード条件
に従ってデコードして出力端子ＦＯ〜Ｆ７に出力するも
のである。
ＦＦ２，３及び４はデコーダ１によってデコードされ、
出力端子ＦＱ〜Ｆ２に送出された信号を各クロック入力
端子ＣＰに入力し、各入力端子Ａの論理値を出力信号と
して出力端子Ｔに送出するらのである。
出力端子ＦＱ〜Ｆ２に送出された信号を各クロック入力
端子ＣＰに入力し、各入力端子Ａの論理値を出力信号と
して出力端子Ｔに送出するらのである。
ゲート５はイネーブル端子Ｅを有し、このイネーブル端
子Ｅに入力されるＦＦ４の出力に応じてメモリ部６から
のデータの出力を開（禁止解除）又は閉（禁止）するも
のである。
子Ｅに入力されるＦＦ４の出力に応じてメモリ部６から
のデータの出力を開（禁止解除）又は閉（禁止）するも
のである。
メモリ部６は、従来１チツプのメモリと同様にアドレス
端子５Ｏ−３７に与えられたアドレス信号に応じたデー
タを送出するものである。
端子５Ｏ−３７に与えられたアドレス信号に応じたデー
タを送出するものである。
タイマ７はＦＦ４の出力がｒＨ」 （ハイレベル）とな
った後、メモリ部６のデータを１回読出すなめに必要な
時間だけカウントを行い、その後リセット信号７０をＦ
Ｆ２，３及び４の各マスクリセット端子）ＩＨに入力し
てリセットを行うものである。
った後、メモリ部６のデータを１回読出すなめに必要な
時間だけカウントを行い、その後リセット信号７０をＦ
Ｆ２，３及び４の各マスクリセット端子）ＩＨに入力し
てリセットを行うものである。
なお、ＦＦ２の入力端子Ａの論理値はｒ Ｈ１に固定さ
れているものとする。
れているものとする。
かかる構成からなるメモリの動作について第２図を用い
て説明する。第２図は第１図のメモリの動作を示す表で
ある。
て説明する。第２図は第１図のメモリの動作を示す表で
ある。
メモリからデータを読出す場合、まず最初にデコーダ１
の出力端子ＦＯのみがｒＬ＋ （ロウレベル）となる
ようにアドレス信号を与える。すると、そのアドレス信
号はアドレスバス８を介してデコーダ１の端子ＳＯ〜Ｓ
２に入力されてデコードされる。これにより、ＦＦ２の
クロック入力端子ＣＰはｒｌ、となる。
の出力端子ＦＯのみがｒＬ＋ （ロウレベル）となる
ようにアドレス信号を与える。すると、そのアドレス信
号はアドレスバス８を介してデコーダ１の端子ＳＯ〜Ｓ
２に入力されてデコードされる。これにより、ＦＦ２の
クロック入力端子ＣＰはｒｌ、となる。
このとき、ＦＦ２の入力端子Ａはｒ Ｈ４に固定されて
いるため、ＦＦ２の出力端子Ｔのみが「ＨＪになる（■
の状態）、なお、このときメモリ部６からはデータが送
出されるが、ゲート５が閉となっているためにデータ９
は送出されないのである。
いるため、ＦＦ２の出力端子Ｔのみが「ＨＪになる（■
の状態）、なお、このときメモリ部６からはデータが送
出されるが、ゲート５が閉となっているためにデータ９
は送出されないのである。
次に、デコーダ１の出力端子Ｆ１のみが「Ｌ」となるよ
うにアドレス信号を与える。すると、同様にデコードさ
れ、これによりＦＦ３のクロック入力端子ＣＰは「ＬＪ
となる。
うにアドレス信号を与える。すると、同様にデコードさ
れ、これによりＦＦ３のクロック入力端子ＣＰは「ＬＪ
となる。
このとき、ＦＦ３の入力端子がｒＨ，となるため、ＦＦ
３の出力端子ＴがｒＨ，となる（■の状態）、なお、こ
の場合においてもメモリ部６からデータが送出されるが
、やはりゲート５が閉となっているためにデータ９は送
出されないのである。
３の出力端子ＴがｒＨ，となる（■の状態）、なお、こ
の場合においてもメモリ部６からデータが送出されるが
、やはりゲート５が閉となっているためにデータ９は送
出されないのである。
さらに、デコーダ１の出力端子Ｆ２のみがｒｌ、Ｊとな
るようにアドレス信号を与えると、同様にＦＦ４のクロ
ック入力端子ＣＰは［Ｌ」となる。
るようにアドレス信号を与えると、同様にＦＦ４のクロ
ック入力端子ＣＰは［Ｌ」となる。
このとき、ＦＦ４の入力端子Ａが「Ｈ」であるため、Ｆ
Ｆ４の出力端子ＴがｒＨ」となる（■の状ｇ３）、この
状態においては、ＦＦ４の出力はゲート５のイネーブル
端子Ｅ及びタイマ７の入力端子Ｉに入力されるため、ゲ
ート５が開く禁止解除）となり、またタイマ７が始動す
ることになる。
Ｆ４の出力端子ＴがｒＨ」となる（■の状ｇ３）、この
状態においては、ＦＦ４の出力はゲート５のイネーブル
端子Ｅ及びタイマ７の入力端子Ｉに入力されるため、ゲ
ート５が開く禁止解除）となり、またタイマ７が始動す
ることになる。
このゲートが開となった状態において、アドレスバス８
を介してメモリ部６の端子ＳＯ〜Ｓ７に読出したいアド
レスのアドレス信号を入力せしめれば、メモリ部６はそ
のアドレスのデータを送出する。メモリ部６が送出した
データは開となっているゲート５を介し、データ９とし
て外部へ送出されるのである。
を介してメモリ部６の端子ＳＯ〜Ｓ７に読出したいアド
レスのアドレス信号を入力せしめれば、メモリ部６はそ
のアドレスのデータを送出する。メモリ部６が送出した
データは開となっているゲート５を介し、データ９とし
て外部へ送出されるのである。
また、タイマ７はメモリ部６のデータを１回読出すため
に必要な時間だけカウントを行うと、その後にリセット
信号７０を出力し、ＦＦ２，３及び４の各マスタリセッ
ト端子ＨＲに入力せしめてリセット状態にする。これに
より、ＦＦ２．３及び４の各出力端子Ｔは「Ｌ」となる
、すると、ゲートが閉となり、その後は再び上記と同様
にアドレス信号を入力しない限り、他のアドレス信号を
入力してもデータは外部へ送出されないのである。
に必要な時間だけカウントを行うと、その後にリセット
信号７０を出力し、ＦＦ２，３及び４の各マスタリセッ
ト端子ＨＲに入力せしめてリセット状態にする。これに
より、ＦＦ２．３及び４の各出力端子Ｔは「Ｌ」となる
、すると、ゲートが閉となり、その後は再び上記と同様
にアドレス信号を入力しない限り、他のアドレス信号を
入力してもデータは外部へ送出されないのである。
つまり、本実施例においてはデコーダ１の出力端子ＦＯ
、Ｆｌ及びＦ２の論理値が第２図の表に示されている予
め定められたデコード条件に応じた順序で変化しなけれ
ば、ゲート５による読出し禁止が解除されないのである
。したがって、読出し禁止を解除するためのアドレス信
号を他人に知らせなければ、メモリ部６の記憶内容の秘
密を保持することができるのである。
、Ｆｌ及びＦ２の論理値が第２図の表に示されている予
め定められたデコード条件に応じた順序で変化しなけれ
ば、ゲート５による読出し禁止が解除されないのである
。したがって、読出し禁止を解除するためのアドレス信
号を他人に知らせなければ、メモリ部６の記憶内容の秘
密を保持することができるのである。
なお、本実施例においてはＦＦを３段用いた構成の場合
について説明したが、さらに多くのＦＦを用いれば秘密
を保持する効果がより増加することは明白である。この
場合においては、ＦＦの数に応じてデコーダ１の出力端
子ＦＯ〜Ｆ７の各信号をＦＦのクロック入力端子ＣＰに
入力すれば良い。
について説明したが、さらに多くのＦＦを用いれば秘密
を保持する効果がより増加することは明白である。この
場合においては、ＦＦの数に応じてデコーダ１の出力端
子ＦＯ〜Ｆ７の各信号をＦＦのクロック入力端子ＣＰに
入力すれば良い。
ただし、ＦＦの数の増加に応じて処理がより複雑になる
ため、得策とはいえない。
ため、得策とはいえない。
一方、ＦＦの数を減らせば、秘密を保持する効果は減少
するが処理は簡単になる。すなわち、本実施例ではアド
レス信号が予め定められた順序で変化しなければ（つま
り、３種類のアドレス信号）、読出し禁止が解除されな
いが、ＦＦが１段の場合にはアドレス信号が予め定めら
れた値になっただけで（つまり、１種類のアドレス信号
）、読出し禁止が解除されるのである。
するが処理は簡単になる。すなわち、本実施例ではアド
レス信号が予め定められた順序で変化しなければ（つま
り、３種類のアドレス信号）、読出し禁止が解除されな
いが、ＦＦが１段の場合にはアドレス信号が予め定めら
れた値になっただけで（つまり、１種類のアドレス信号
）、読出し禁止が解除されるのである。
また、本実施例においては、タイマ７はメモリ部６のデ
ータを１回読出すために必要な時間だけカウントを行っ
た後、リセット信号７０を送出しているが、２回読出す
ために必要な時間だけカウントを行ってもよいことは明
らかである。
ータを１回読出すために必要な時間だけカウントを行っ
た後、リセット信号７０を送出しているが、２回読出す
ために必要な時間だけカウントを行ってもよいことは明
らかである。
１肌旦勿Ｊ
以上説明したように本発明は、１チツプのメモリにデコ
ーダ、ＦＦ、ゲート及びタイマで構成された読出し禁止
機能部を付加することにより、メモリ内のデータが第三
者に漏洩することを防ぐことができるという効果がある
。
ーダ、ＦＦ、ゲート及びタイマで構成された読出し禁止
機能部を付加することにより、メモリ内のデータが第三
者に漏洩することを防ぐことができるという効果がある
。
第１図は本発明の実施例による読出し禁止機能付メモリ
の構成を示すブロック図、第２図は第１図のメモリの動
作を示す表である。 主要部分の符号の説明 １・・・・・・デコーダ ２．３．４・・・・・・フリップフロッグ５、・・・・
・・ゲート ６・・・・・・メモリ部 ７・・・・・・タイマ
の構成を示すブロック図、第２図は第１図のメモリの動
作を示す表である。 主要部分の符号の説明 １・・・・・・デコーダ ２．３．４・・・・・・フリップフロッグ５、・・・・
・・ゲート ６・・・・・・メモリ部 ７・・・・・・タイマ
Claims (1)
- （１）外部から入力されるアドレス情報に応じた記憶内
容を外部に送出する記憶手段と、前記記憶内容の外部へ
の送出を禁止する禁止手段と、前記アドレス情報が予め
定められた順序で変化をしたときにのみ前記禁止手段に
よる禁止を解除する解除手段とを有することを特徴とす
る読出し禁止機能付きメモリ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317295A JPH02162442A (ja) | 1988-12-15 | 1988-12-15 | 読出し禁止機能付メモリ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63317295A JPH02162442A (ja) | 1988-12-15 | 1988-12-15 | 読出し禁止機能付メモリ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH02162442A true JPH02162442A (ja) | 1990-06-22 |
Family
ID=18086635
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63317295A Pending JPH02162442A (ja) | 1988-12-15 | 1988-12-15 | 読出し禁止機能付メモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH02162442A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004001610A1 (ja) * | 2002-06-25 | 2003-12-31 | Sony Corporation | 情報記憶装置、およびメモリアクセス制御方法、並びにコンピュータ・プログラム |
-
1988
- 1988-12-15 JP JP63317295A patent/JPH02162442A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2004001610A1 (ja) * | 2002-06-25 | 2003-12-31 | Sony Corporation | 情報記憶装置、およびメモリアクセス制御方法、並びにコンピュータ・プログラム |
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